Motorola MC10E131FN, MC10E131FNR2, MC100E131FN, MC100E131FNR2 Datasheet

0 (0)
Motorola MC10E131FN, MC10E131FNR2, MC100E131FN, MC100E131FNR2 Datasheet

MOTOROLA

SEMICONDUCTOR TECHNICAL DATA

4 Bit D Flip Flop

The MC10E/100E131 is a quad master-slave D-type flip-flop with differential outputs. Each flip-flop may be clocked separately by holding Common Clock (CC) LOW and using the Clock Enable (CE) inputs for clocking. Common clocking is achieved by holding the CE inputs LOW and using CC to clock all four flip-flops. In this case, the CE inputs perform the function of controlling the common clock, to each flip-flop.

Individual asynchronous resets are provided (R). Asynchronous set controls (S) are ganged together in pairs, with the pairing chosen to reflect physical chip symmetry.

Data enters the master when both CC and CE are LOW, and transfers to the slave when either CC or CE (or both) go HIGH.

1100MHz Min. Toggle Frequency

Differential Outputs

Individual and Common Clocks

Individual Resets (asynchronous)

Paired Sets (asynchronous)

Extended 100E VEE Range of ± 4.2V to ± 5.46V

75kΩ Input Pulldown Resistors

Pinout: 28-Lead PLCC (Top View)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

R3

 

 

D2

CE2

R2

VCCO

Q3

 

Q3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

25

24

23

 

22

 

21

 

20

19

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE3

 

26

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

18

 

 

Q2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

17

 

 

Q2

 

 

 

 

 

 

D

 

27

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3

 

 

28

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

16

 

 

 

 

 

 

 

 

 

 

S12

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VEE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

15

 

 

Q1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CC

 

 

2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

14

 

 

Q1

 

 

 

 

 

 

S03

 

3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

13

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D0

 

 

4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12

 

 

Q0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5

6

7

 

8

 

9

 

10

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE0

 

 

R0

 

D1

CE1

 

R1

NC

VCCO

 

 

 

 

 

 

 

 

 

 

 

 

* All VCC and VCCO pins are tied together on the die.

 

 

PIN NAMES

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Pin

 

 

 

 

 

 

 

 

 

 

 

 

 

Function

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D0 ± D

3

 

 

 

 

 

 

Data Inputs

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE0 ± CE3

 

 

 

 

 

Clock Enables (Individual)

 

 

 

 

 

 

 

 

R0 ± R3

 

 

 

 

 

Resets

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CC

 

 

 

 

 

Common Clock

 

 

 

 

 

 

 

 

 

 

 

 

S03, S12

 

 

 

 

 

Sets (paired)

 

 

 

 

 

 

 

 

 

 

 

 

Q0 ± Q3

 

 

 

 

 

True Outputs

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q0 ± Q3

 

 

 

 

 

Inverting Outputs

 

 

 

 

 

 

 

 

 

 

 

MC10E131

MC100E131

4-BIT

D FLIP-FLOP

FN SUFFIX

PLASTIC PACKAGE

CASE 776-02

 

LOGIC DIAGRAM

 

 

S

Q

 

D3

D

Q3

CE3

R

Q

Q3

 

 

 

 

R3

 

 

 

D2

S

Q

 

D

Q2

CE2

 

Q

Q2

 

R

 

 

 

R2

 

 

 

S03

 

 

 

S12

 

 

 

CC

 

 

 

R1

R

 

 

 

Q

Q1

CE1

 

 

 

 

D1

D

Q

Q1

 

S

 

 

R0

 

 

 

CE0

R

Q

Q

 

 

0

D0

D

Q

Q0

 

S

 

 

7/96

Motorola, Inc. 1996

REV 3

MC10E131 MC100E131

DC CHARACTERISTICS (VEE = VEE(min) to VEE(max); VCC = VCCO = GND)

 

 

 

 

 

±40°C

 

0°C

 

25°C

 

85°C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

Characteristic

Min Typ

Max

Min Typ

Max

Min Typ

Max

Min Typ

Max

Unit

Cond

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

IIH

Input HIGH

 

 

 

 

350

 

350

 

350

 

350

μA

 

 

Current

CC

 

 

 

 

 

 

 

 

 

S

 

 

450

 

450

 

450

 

450

 

 

 

 

R, CE

 

300

 

300

 

300

 

300

 

 

 

 

 

D

 

150

 

150

 

150

 

150

 

 

 

 

 

 

 

 

 

 

 

 

 

 

IIEE

Power Supply

58

70

58

70

58

70

58

70

mA

 

 

Current

10E

 

 

 

 

100E

58

70

58

70

58

70

67

81

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

AC CHARACTERISTICS (VEE = VEE(min) to VEE(max); VCC = VCCO = GND)

 

 

 

 

±40°C

 

 

0°C to 85°C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

Characteristic

 

Min

Typ

Max

Min

 

Typ

 

Max

Unit

Condition

 

 

 

 

 

 

 

 

 

 

 

 

 

fMAX

Maximum Toggle Frequency

 

1000

1400

 

1100

 

1400

 

 

MHz

 

tPLH

Propagation Delay to Output

CE

310

600

750

360

 

500

 

700

ps

 

tPHL

 

CC

275

600

725

325

 

500

 

675

 

 

 

 

R

300

625

775

350

 

550

 

725

 

 

 

 

S

300

550

775

350

 

550

 

725

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tS

Setup Time

D

200

20

 

150

 

20

 

 

ps

1

tH

Hold Time

D

225

±20

 

175

 

±20

 

 

ps

1

tRR

Reset Recovery Time

 

450

150

 

400

 

150

 

 

ps

 

tPW

Minimum Pulse Width

CLK

400

 

 

400

 

 

 

 

ps

 

 

 

R, S

400

 

 

400

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tSKEW

Within-Device Skew

 

 

60

 

 

 

60

 

 

ps

2

tr/tf

Rise/Fall Time

 

275

460

725

300

 

480

 

675

ps

20±80%

1.Setup/hold times guaranteed for both CC and CE.

2.Within-device skew is defined as identical transitions on similar paths through a device.

MOTOROLA

2±2

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