Motorola MC10E175FN, MC10E175FNR2, MC100E175FN, MC100E175FNR2 Datasheet

0 (0)
Motorola MC10E175FN, MC10E175FNR2, MC100E175FN, MC100E175FNR2 Datasheet

MOTOROLA

SEMICONDUCTOR TECHNICAL DATA

9 Bit Latch With Parity

The MC10E/100E175 is a 9-bit latch. It also features a tenth latched output, ODDPAR, which is formed as the odd parity of the nine data inputs (ODDPAR is HIGH if an odd number of the inputs are HIGH).

The E175 can also be used to generate byte parity by using D8 as the parity-type select (L = even parity, H = odd parity), and using ODDPAR as the byte parity output.

The LEN pin latches the data when asserted with a logical high and makes the latch transparent when placed at a logic low level.

9-Bit Latch

Parity Detection/Generation

800ps Max. D to Output

Reset

Extended 100E VEE Range of ± 4.2V to ± 5.46V

Internal 75kΩ Input Pulldown Resistors

Pinout: 28-Lead PLCC (Top View)

 

 

 

 

 

D6

 

D7

 

D8

VCCO

Q8

 

Q7

VCCO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

25

24

23

 

22

 

21

20

 

19

 

 

 

 

 

D

 

 

26

 

 

 

 

 

 

 

 

 

 

 

 

 

 

18

 

Q6

 

5

 

 

27

 

 

 

 

 

 

 

 

 

 

 

 

 

 

17

 

Q5

 

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

4

 

 

28

 

 

 

 

 

 

 

 

 

 

 

 

 

 

16

 

VCC

 

D3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

15

 

 

V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Q4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

EE

 

 

2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

14

 

Q3

 

LEN

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MR

 

 

3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

13

 

VCCO

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D2

 

 

4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

12

 

Q2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5

6

7

 

8

 

9

10

 

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D1

 

D0

VCCO

 

ODDPAR

Q0

VCCO

 

Q1

 

 

D8

 

 

 

 

 

 

 

 

 

 

 

 

* All VCC and VCCO pins are tied together on the die.

PIN NAMES

Pin

 

Function

 

 

 

 

 

D0 ± D8

Data Inputs

 

 

LEN

Latch Enable

 

 

MR

Master Reset

 

LEN

Q0 ± Q8

Data Outputs

 

 

 

ODDPAR

Parity Output

 

MR

 

 

 

12/93

Motorola, Inc. 1996

MC10E175

MC100E175

9-BIT LATCH WITH PARITY

FN SUFFIX

PLASTIC PACKAGE

CASE 776-02

LOGIC DIAGRAM

D Q Q0

EN

R

BITS

1±7

D Q Q8

EN

R

D Q ODDPAR

EN

R

REV 2

MC10E175 MC100E175

DC CHARACTERISTICS (VEE = VEE(min) to VEE(max); VCC = VCCO = GND)

 

 

 

0°C

 

 

25°C

 

 

85°C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

Characteristic

min

typ

max

min

typ

max

min

typ

max

Unit

Cond

 

 

 

 

 

 

 

 

 

 

 

 

 

IIH

Input HIGH Current

 

 

150

 

 

150

 

 

150

μA

 

IEE

Power Supply Current

 

 

 

 

 

 

 

 

 

mA

 

 

10E

 

110

132

 

110

132

 

110

132

 

 

 

100E

 

110

132

 

110

132

 

127

152

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

AC CHARACTERISTICS (VEE = VEE(min) to VEE(max); VCC = VCCO = GND)

 

 

 

0°C

 

 

25°C

 

 

85°C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

Characteristic

min

typ

max

min

typ

max

min

typ

max

Unit

Cond

 

 

 

 

 

 

 

 

 

 

 

 

 

tPLH

Propagation Delay to Output

 

 

 

 

 

 

 

 

 

ps

 

tPHL

D to Q

450

600

800

450

600

800

450

600

800

 

 

 

D to ODDPAR

850

1150

1450

850

1150

1450

850

1150

1450

 

 

 

LEN to Q

525

700

900

525

700

900

525

700

900

 

 

 

LEN to ODDPAR

525

700

900

525

700

900

525

700

900

 

 

 

MR to Q(tPHL)

525

700

900

525

700

900

525

700

900

 

 

 

MR to ODDPAR(tPHL)

525

700

900

525

700

900

525

700

900

 

 

ts

Setup Time

 

 

 

 

 

 

 

 

 

ps

 

 

D (Q)

275

100

 

275

 

 

275

 

 

 

 

 

D (ODDPAR)

900

700

 

900

 

 

900

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

th

Hold Time

 

 

 

 

 

 

 

 

 

ps

 

 

D (Q)

175

±100

 

175

 

 

175

 

 

 

 

 

D (ODDPAR)

± 300

± 70

 

± 300

 

 

± 300

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tRR

Reset Recovery Time

850

600

 

850

600

 

850

600

 

ps

 

tSKEW

Within-Device Skew

 

 

 

 

 

 

 

 

 

ps

1

 

LEN, MR

 

75

 

 

75

 

 

75

 

 

 

 

D to Q

 

75

 

 

75

 

 

75

 

 

 

 

D to ODDPAR

 

200

 

 

200

 

 

200

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tr

Rise/Fall Times

 

 

 

 

 

 

 

 

 

ps

 

tf

20 - 80%

300

500

800

300

500

800

300

500

800

 

 

1. Within-device skew is defined as identical transitions on similar paths through a device.

FUNCTION TABLE

D

EN

MR

Q

ODDPAR

 

 

 

 

 

H

L

L

H

H if odd no. of Dn HIGH

L

L

L

L

H if odd no. of Dn HIGH

X

H

L

Q0

Q0

X

X

H

L

L

 

 

 

 

 

MOTOROLA

2±2

Loading...
+ 2 hidden pages