SAMSUNG M470L1624FT0 Technical data

M470L1624FT0

128MB, 256MB SODIMM

DDR SDRAM

DDR SDRAM SODIMM

200pin Unbuffered SODIMM based on 256Mb F-die 64 / 72-bit (Non ECC / ECC)

Revision 1.2

March, 2004

Rev. 1.2 March 2004

128MB, 256MB SODIMM

DDR SDRAM

Revision History

Revision 1.0 (June, 2003)

- First release

Revision 1.1 (August, 2003)

- Corrected typo.

Revision 1.2 (March, 2004)

- Corrected package dimension.

Rev. 1.2 March 2004

128MB, 256MB SODIMM

DDR SDRAM

200Pin Non ECC / ECC SODIMM based on 256Mb F-die(x16)

Ordering Information

Part Number	Density	Organization	Component Composition	Height
M470L1624FT0-C(L)B3/A2/B0	128MB	16M x 64	16Mx16 (K4H561638F) * 4EA	1,250mil
M470L3224FT0-C(L)B3/A2/B0	256MB	32M x 64	16Mx16 (K4H561638F) * 8EA	1,250mil
M485L1624FT0-C(L)B3/A2/B0	128MB	16M x 72	16Mx16 (K4H561638F) * 5EA	1,250mil

Operating Frequencies

	B3(DDR333@CL=2.5)	A2(DDR266@CL=2)	B0(DDR266@CL=2.5)
Speed @CL2	133MHz	133MHz	100MHz
Speed @CL2.5	166MHz	133MHz	133MHz
CL-tRCD-tRP	2.5-3-3	2-3-3	2.5-3-3

Feature

•Power supply : Vdd: 2.5V ± 0.2V, Vddq: 2.5V ± 0.2V

•Double-data-rate architecture; two data transfers per clock cycle

•Bidirectional data strobe(DQS)

•Differential clock inputs(CK and CK)

•DLL aligns DQ and DQS transition with CK transition

•Programmable Read latency 2, 2.5 (clock)

•Programmable Burst length (2, 4, 8)

•Programmable Burst type (sequential & interleave)

•Edge aligned data output, center aligned data input

•Auto & Self refresh, 7.8us refresh interval(8K/64ms refresh)

•Serial presence detect with EEPROM

•PCB : Height 1250 (mil), single(128MB), double(256MB) sided component

SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.

Rev. 1.2 March 2004

128MB, 256MB SODIMM										DDR SDRAM
Pin Configurations (Front side/back side)
Pin	Front	Pin	Front		Pin	Front	Pin	Back	Pin	Back	Pin	Back
1	VREF	67	DQ27		135	DQ34	2	VREF	68	DQ31	136	DQ38
3	VSS	69	VDD		137	VSS	4	VSS	70	VDD	138	VSS
5	DQ0	71	CB0		139	DQ35	6	DQ4	72	CB4	140	DQ39
7	DQ1	73	CB1		141	DQ40	8	DQ5	74	CB5	142	DQ44
9	VDD	75	VSS		143	VDD	10	VDD	76	VSS	144	VDD
11	DQS0	77	DQS8		145	DQ41	12	DM0	78	DM8	146	DQ45
13	DQ2	79	CB2		147	DQS5	14	DQ6	80	CB6	148	DM5
15	VSS	81	VDD		149	VSS	16	VSS	82	VDD	150	VSS
17	DQ3	83	CB3		151	DQ42	18	DQ7	84	CB7	152	DQ46
19	DQ8	85	DU		153	DQ43	20	DQ12	86	*DU/(RESET)	154	DQ47
21	VDD	87	VSS		155	VDD	22	VDD	88	VSS	156	VDD
23	DQ9	89	CK2		157	VDD	24	DQ13	90	VSS	158	/CK1
25	DQS1	91	/CK2		159	VSS	26	DM1	92	VDD	160	CK1
27	VSS	93	VDD		161	VSS	28	VSS	94	VDD	162	VSS
29	DQ10	95	CKE1		163	DQ48	30	DQ14	96	CKE0	164	DQ52
31	DQ11	97	DU		165	DQ49	32	DQ15	98	DU(BA2)	166	DQ53
33	VDD	99	A12		167	VDD	34	VDD	100	A11	168	VDD
35	CK0	101	A9		169	DQS6	36	VDD	102	A8	170	DM6
37	/CK0	103	VSS		171	DQ50	38	VSS	104	VSS	172	DQ54
39	VSS	105	A7		173	VSS	40	VSS	106	A6	174	VSS
	KEY	107	A5		175	DQ51		KEY	108	A4	176	DQ55
41	DQ16	109	A3		177	DQ56	42	DQ20	110	A2	178	DQ60
43	DQ17	111	A1		179	VDD	44	DQ21	112	A0	180	VDD
45	VDD	113	VDD		181	DQ57	46	VDD	114	VDD	182	DQ61
47	DQS2	115	A10/AP		183	DQS7	48	DM2	116	BA1	184	DM7
49	DQ18	117	BA0		185	VSS	50	DQ22	118	/RAS	186	VSS
51	VSS	119	/WE		187	DQ58	52	VSS	120	/CAS	188	DQ62
53	DQ19	121	/CS0		189	DQ59	54	DQ23	122	/CS1	190	DQ63
55	DQ24	123	*DU(A13)		191	VDD	56	DQ28	124	DU	192	VDD
57	VDD	125	VSS		193	SDA	58	VDD	126	VSS	194	SA0
59	DQ25	127	DQ32		195	SCL	60	DQ29	128	DQ36	196	SA1
61	DQS3	129	DQ33		197	VDDSPD	62	DM3	130	DQ37	198	SA2
63	VSS	131	VDD		199	VDDID	64	VSS	132	VDD	200	DU
65	DQ26	133	DQS4				66	DQ30	134	DM4

Note 1. * : These pins are not used in this module.

2.Pins 71, 72, 73, 74, 77, 78, 79, 80, 83, 84 are not used on x64 module, & used on x72 module.

Pin 95,122 are NC for 1Row module (M470L1624FT0, M485L1624FT0) & used for 2Row module (M470L3224FT0).

Pin Description

Pin Name

Function

Pin Name

Function

A0 ~ A12

Address input (Multiplexed)

DM0 ~ DM7, DM8(for ECC)

Data - in mask

BA0 ~ BA1

Bank Select Address

VDD

Power supply (2.5V)

DQ0 ~ DQ63

Data input/output

VDDQ

Power Supply for DQS(2.5V)

DQS0 ~ DQS8

Data Strobe input/output

VSS

Ground

Clock input

VREF

Power supply for reference

CK0,CK0

~ CK2, CK2

CKE0~CKE1

Clock enable input

VDDSPD

Serial EEPROM Power

Chip select input

SDA

Serial data I/O

CS0~CS1

Row address strobe

SCL

Serial clock

RAS

Column address strobe

SA0 ~ 2

Address in EEPROM

CAS

Write enable

NC

No connection

WE

CB0 ~ CB7

Check bit(Data-in/data-out)

Rev. 1.2 March 2004

128MB, 256MB SODIMM

DDR SDRAM

128MB, 16M x 64 Non ECC Module (M470L1624FT0) (Populated as 1 bank of x16 DDR SDRAM Module)

FUNCTIONAL BLOCK DIAGRAM

DQS0

CS0

DQS4

LDQS

CS

DM0

LDM

DM4

DQ0

I/O 0

DQ1

I/O 1

D0

DQ2

I/O 2

DQ3

I/O 3

DQ4

I/O 4

DQ5

I/O 5

DQS1

DQ6

I/O 6

DQS5

DQ7

I/O 7

UDQS

DM1

UDM

DM5

DQ8

I/O 8

DQ9

I/O 9

DQ10

I/O 10

DQ11

I/O 11

DQ12

I/O 12

DQ13

I/O 13

DQ14

I/O 14

DQS2

DQ15

I/O 15

DQS6

LDQS

CS

DM2

LDM

DM6

DQ16

I/O 0

DQ17

I/O 1

D1

DQ18

I/O 2

DQ19

I/O 3

DQ20

I/O 4

DQ21

I/O 5

DQ22

I/O 6

DQS3

DQ23

I/O 7

DQS7

UDQS

DM3

UDM

DM7

DQ24

I/O 8

DQ25

I/O 9

DQ26

I/O 10

DQ27

I/O 11

DQ28

I/O 12

DQ29

I/O 13

DQ30

I/O 14

DQ31

I/O 15

BA0 - BA1

BA0-BA1: DDR SDRAMs D0 - D3

A0 - A12

A0-A12: DDR SDRAMs D0 - D3

LDQS

CS

LDM

DQ32

I/O 0

DQ33

I/O 1

D2

DQ34

I/O 2

DQ35

I/O 3

DQ36

I/O 4

DQ37

I/O 5

DQ38

I/O 6

DQ39

I/O 7

UDQS

DQ40

UDM

I/O 8

DQ41

I/O 9

DQ42

I/O 10

DQ43

I/O 11

DQ44

I/O 12

DQ45

I/O 13

DQ46

I/O 14

DQ47

I/O 15

LDQS

CS

LDM

DQ48

I/O 0

DQ49

I/O 1

D3

DQ50

I/O 2

DQ51

I/O 3

DQ52

I/O 4

DQ53

I/O 5

DQ54

I/O 6

DQ55

I/O 7

UDQS

DQ56

UDM

I/O 8

DQ57

I/O 9

DQ58

I/O 10

DQ58

I/O 11

DQ60

I/O 12

DQ61

I/O 13

DQ62

I/O 14

DQ63

I/O 15

D0/D2/Cap

RAS

RAS: SDRAMs D0 - D3

SDRAMs D0 - D3

CAS

CAS:

CKE0

CKE: SDRAMs D0 - D3

SDRAMs D0 - D3

WE

WE:

VDDSPD

SPD

VDD/VDDQ

D0 - D3

VREF

D0 - D3

D0 - D3

VSS

D0 - D3

R=120Ω

Cap/Cap/Cap

Clock Wiring

± 5%

Clock

SDRAMs

Input

CK0/1/2

CK0/1/2

CK0/CK0

2 SDRAMs

CK1/CK1

2 SDRAMs

Card

D1/D3/Cap

CK2/CK2

NC

Edge

Cap/Cap/Cap

Notes:

1. DQ-to-I/O wiring is shown as recom-

Serial PD

mended but may be changed.

SCL

2. DQ/DQS/DM/CKE/CS relationships must

WP

SDA

be maintained as shown.

A0

A1

A2

3. DQ, DQS, DM/DQS resistors: 22 Ohms.

SA0

SA1

SA2

Rev. 1.2 March 2004

128MB, 256MB SODIMM

DDR SDRAM

256MB, 32M x 64 Non ECC Module (M470L3224FT0) (Populated as 2 bank of x16 DDR SDRAM Module)

Functional Block Diagram

CS1

CS0

DQS0

LDQS

LDQS

CS

CS

DM0

LDM

LDM

DQ0

I/0 0

I/0 0

DQ1

I/0 1

I/0 1

DQ2

I/0 2

D0

I/0 2

D4

DQ3

I/0 3

I/0 3

DQ4

I/0 4

I/0 4

DQ5

I/0 5

I/0 5

DQ6

I/0 6

I/0 6

DQS1

UDQS

UDQS

DM1

UDM

UDM

DQ0

I/0 8

I/0 8

DQ1

I/0 9

I/0 9

DQ2

I/0 10

I/0 10

DQ3

I/0 11

I/0 11

DQ4

I/0 12

I/0 12

DQ5

I/0 13

I/0 13

DQ6

I/0 14

I/0 14

DQS2

LDQS

LDQS

CS

CS

DM2

LDM

LDM

DQ0

I/0 0

I/0 0

DQ1

I/0 1

I/0 1

DQ2

I/0 2

D1

I/0 2

D5

DQ3

I/0 3

I/0 3

DQ4

I/0 4

I/0 4

DQ5

I/0 5

I/0 5

DQ6

I/0 6

I/0 6

DQS3

UDQS

UDQS

DM3

UDM

UDM

DQ0

I/0 8

I/0 8

DQ1

I/0 9

I/0 9

DQ2

I/0 10

I/0 10

DQ3

I/0 11

I/0 11

DQ4

I/0 12

I/0 12

DQ5

I/0 13

I/0 13

DQ6

I/0 14

I/0 14

DQS4

LDQS

CS

DM4

LDM

DQ0

I/0 0

DQ1

I/0 1

DQ2

I/0 2

D2

DQ3

I/0 3

DQ4

I/0 4

DQ5

I/0 5

DQ6

I/0 6

DQS5

UDQS

DM5

UDM

DQ0

I/0 8

DQ1

I/0 9

DQ2

I/0 10

DQ3

I/0 11

DQ4

I/0 12

DQ5

I/0 13

DQ6

I/0 14

DQS6

LDQS

CS

DM6

LDM

DQ0

I/0 0

DQ1

I/0 1

DQ2

I/0 2

D3

DQ3

I/0 3

DQ4

I/0 4

DQ5

I/0 5

DQ6

I/0 6

DQS7

UDQS

DM7

UDM

DQ0

I/0 8

DQ1

I/0 9

DQ2

I/0 10

DQ3

I/0 11

DQ4

I/0 12

DQ5

I/0 13

DQ6

I/0 14

LDQS CS LDM

I/0 0

I/0 1

I/0 2 D6 I/0 3

I/0 4

I/0 5

I/0 6

UDQS

UDM

I/0 8

I/0 9

I/0 10

I/0 11

I/0 12

I/0 13

I/0 14

LDQS CS LDM

I/0 0

I/0 1

I/0 2 D7 I/0 3

I/0 4

I/0 5

I/0 6

UDQS

UDM

I/0 8

I/0 9

I/0 10

I/0 11

I/0 12

I/0 13

I/0 14

BA0 - BA1

BA0-BA1: DDR SDRAMs D0 - D7

A0 - A12

A0-A12: DDR SDRAMs D0 - D7

Clock Wiring

RAS

RAS:

SDRAMs D0 - D7

Clock

SDRAMs

Input

CAS

CAS:

SDRAMs D0 - D7

CK0/CK0

4 SDRAMs

CKE0

CKE: SDRAMs D0 - D3

CK1/CK1

4 SDRAMs

CK2/CK2

NC

CKE1

CKE: SDRAMs D4 - D7

SDRAMs D0 - D7

WE

WE:

VDDSPD

SPD

Serial PD

VDD/VDDQ

D0 - D7

SCL

SDA

VREF

D0 - D7

WP

A0

A1

A2

VSS

D0 - D7

SA0 SA1

SA2

*Clock Net Wiring

D0/D2/Cap

D1/D3/Cap

R=120Ω

CK0/1/2

CK0/1/2Card

Edge

D4/D6/Cap

D5/D7/Cap

Notes:

1.DQ-to-I/O wiring is shown as recommended but may be changed.

2.DQ/DQS/DM/CKE/CS relationships must be maintained as shown.

3.DQ, DQS, DM/DQS resistors: 22 Ohms.

Rev. 1.2 March 2004