SAMSUNG M470L1624FT0 Technical data
查询M470L1624FT0供应商
128MB, 256MB SODIMM
DDR SDRAM SODIMM
200pin Unbuffered SODIMM based on 256Mb F-die
64 / 72-bit (Non ECC / ECC)
DDR SDRAM
Revision 1.2
March, 2004
Rev. 1.2 March 2004
128MB, 256MB SODIMM
Revision History
Revision 1.0 (June, 2003)
- First release
Revision 1.1 (August, 2003)
- Corrected typo.
Revision 1.2 (March, 2004)
- Corrected package dimension.
DDR SDRAM
Rev. 1.2 March 2004
128MB, 256MB SODIMM
DDR SDRAM
200Pin Non ECC / ECC SODIMM based on 256Mb F-die(x16)
Ordering Information
Part Number Density Organization Component Composition Height
M470L1624FT0-C(L)B3/A2/B0 128MB 16M x 64 16Mx16 (K4H561638F) * 4EA 1,250mil
M470L3224FT0-C(L)B3/A2/B0 256MB 32M x 64 16Mx16 (K4H561638F) * 8EA 1,250mil
M485L1624FT0-C(L)B3/A2/B0 128MB 16M x 72 16Mx16 (K4H561638F) * 5EA
Operating Frequencies
B3(DDR333@CL=2.5) A2(DDR266@CL=2) B0(DDR266@CL=2.5)
Speed @CL2 133MHz 133MHz 100MHz
Speed @CL2.5 166MHz 133MHz 133MHz
CL-tRCD-tRP 2.5-3-3 2-3-3 2.5-3-3
1,250mil
Feature
• Power supply : Vdd: 2.5V ± 0.2V, Vddq: 2.5V ± 0.2V
• Double-data-rate architecture; two data transfers per clock cycle
• Bidirectional data strobe(DQS)
• Differential clock inputs(CK and CK
• DLL aligns DQ and DQS transition with CK transition
• Programmable Read latency 2, 2.5 (clock)
• Programmable Burst length (2, 4, 8)
• Programmable Burst type (sequential & interleave)
• Edge aligned data output, center aligned data input
• Auto & Self refresh, 7.8us refresh interval(8K/64ms refresh)
• Serial presence detect with EEPROM
• PCB : Height 1250 (mil), single(128MB), double(256MB) sided component
)
SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.
Rev. 1.2 March 2004
128MB, 256MB SODIMM
DDR SDRAM
Pin Configurations (Front side/back side)
Pin Front Pin Front Pin Front Pin Back Pin Back Pin Back
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
VREF
VSS
DQ0
DQ1
VDD
DQS0
DQ2
VSS
DQ3
DQ8
VDD
DQ9
DQS1
VSS
DQ10
DQ11
VDD
CK0
/CK0
VSS
KEY
41
43
45
47
49
51
53
55
57
59
61
63
65
Note 1. * : These pins are not used in this module.
2. Pins 71, 72, 73, 74, 77, 78, 79, 80, 83, 84 are not used on x64 module, & used on x72 module.
Pin 95,122 are NC for 1Row module (M470L1624FT0, M485L1624FT0) & used for 2Row module (M470L3224FT0).
DQ16
DQ17
VDD
DQS2
DQ18
VSS
DQ19
DQ24
VDD
DQ25
DQS3
VSS
DQ26
67
69
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
101
103
105
107
109
111
113
115
117
119
121
123
125
127
129
131
133
DQ27
VDD
CB0
CB1
VSS
DQS8
CB2
VDD
CB3
DU
VSS
CK2
/CK2
VDD
CKE1
DU
A12
A9
VSS
A7
A5
A3
A1
VDD
A10/AP
BA0
/WE
/CS0
*DU(A13)
VSS
DQ32
DQ33
VDD
DQS4
135
137
139
141
143
145
147
149
151
153
155
157
159
161
163
165
167
169
171
173
175
177
179
181
183
185
187
189
191
193
195
197
199
DQ34
VSS
DQ35
DQ40
VDD
DQ41
DQS5
VSS
DQ42
DQ43
VDD
VDD
VSS
VSS
DQ48
DQ49
VDD
DQS6
DQ50
VSS
DQ51
DQ56
VDD
DQ57
DQS7
VSS
DQ58
DQ59
VDD
SDA
SCL
VDDSPD
VDDID
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
VREF
VSS
DQ4
DQ5
VDD
DM0
DQ6
VSS
DQ7
DQ12
VDD
DQ13
DM1
VSS
DQ14
DQ15
VDD
VDD
VSS
VSS
KEY
DQ20
DQ21
VDD
DM2
DQ22
VSS
DQ23
DQ28
VDD
DQ29
DM3
VSS
DQ30
68
70
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
102
104
106
108
110
112
114
116
118
120
122
124
126
128
130
132
134
DQ31
VDD
CB4
CB5
VSS
DM8
CB6
VDD
CB7
*DU/(RESET)
VSS
VSS
VDD
VDD
CKE0
DU(BA2)
A11
A8
VSS
A6
A4
A2
A0
VDD
BA1
/RAS
/CAS
/CS1
DU
VSS
DQ36
DQ37
VDD
DM4
136
138
140
142
144
146
148
150
152
154
156
158
160
162
164
166
168
170
172
174
176
178
180
182
184
186
188
190
192
194
196
198
200
DQ38
DQ39
DQ44
DQ45
DQ46
DQ47
DQ52
DQ53
DQ54
DQ55
DQ60
DQ61
DQ62
DQ63
VSS
VDD
DM5
VSS
VDD
/CK1
CK1
VSS
VDD
DM6
VSS
VDD
DM7
VSS
VDD
SA0
SA1
SA2
DU
Pin Description
Pin Name Function Pin Name Function
A0 ~ A12 Address input (Multiplexed) DM0 ~ DM7, DM8(for ECC) Data - in mask
BA0 ~ BA1 Bank Select Address VDD Power supply (2.5V)
DQ0 ~ DQ63 Data input/output VDDQ Power Supply for DQS(2.5V)
DQS0 ~ DQS8 Data Strobe input/output VSS Ground
CK0,CK0
CKE0~CKE1 Clock enable input VDDSPD Serial EEPROM Power
CS0
RAS
CAS
WE
CB0 ~ CB7 Check bit(Data-in/data-out)
~ CK2, CK2 Clock input VREF Power supply for reference
~CS1 Chip select input SDA Serial data I/O
Row address strobe SCL Serial clock
Column address strobe SA0 ~ 2 Address in EEPROM
Write enable NC No connection
Rev. 1.2 March 2004
128MB, 256MB SODIMM
DDR SDRAM
128MB, 16M x 64 Non ECC Module (M470L1624FT0)
FUNCTIONAL BLOCK DIAGRAM
CS0
DQS0
DM0
DQS1
DM1
DQS2
DM2
DQS3
DM3
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
CS
D0
CS
D1
DQS4
DM4
DQS5
DM5
DQS6
DM6
DQS7
DM7
(Populated as 1 bank of x16 DDR SDRAM Module)
LDQS
CS
LDM
DQ32
I/O 0
DQ33
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D2
CS
D3
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ58
DQ60
DQ61
DQ62
DQ63
BA0 - BA1
A0 - A12
BA0-BA1: DDR SDRAMs D0 - D3
A0-A12: DDR SDRAMs D0 - D3
RAS RAS: SDRAMs D0 - D3
CAS CAS: SDRAMs D0 - D3
CKE0 CKE: SDRAMs D0 - D3
WE
V
DDSPD
V
DD/VDDQ
WE: SDRAMs D0 - D3
SPD
D0 - D3
D0 - D3
VREF
V
SS
D0 - D3
D0 - D3
SCL
WP
Clock
Input
CK0/CK0
CK1/CK1
CK2/CK2
Serial PD
A0
SA0 SA1
Clock Wiring
SDRAMs
2 SDRAMs
2 SDRAMs
A1
A2
SA2
NC
R=120
Ω
Card
Edge
± 5%
CK0/1/2
CK0/1/2
Notes:
1. DQ-to-I/O wiring is shown as recommended but may be changed.
2. DQ/DQS/DM/CKE/CS
be maintained as shown.
SDA
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
relationships must
Rev. 1.2 March 2004
D0/D2/Cap
Cap/Cap/Cap
D1/D3/Cap
Cap/Cap/Cap
128MB, 256MB SODIMM
DDR SDRAM
256MB, 32M x 64 Non ECC Module (M470L3224FT0) (Populated as 2 bank of x16 DDR SDRAM Module)
Functional Block Diagram
CS1
CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
CS
D0
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
CS
D4
DQS4
DM4
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
CS
D2
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
CS
D6
DQS1
DM1
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQS2
DM2
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQS3
DM3
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
BA0 - BA1 BA0-BA1: DDR SDRAMs D0 - D7
A0 - A12
RAS
CAS
CKE0
CKE1
WE
V
DDSPD
V
DD/VDDQ
VREF
V
SS
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
LDQS
LDM
CS
I/0 0
I/0 1
I/0 2
D1
I/0 3
I/0 4
I/0 5
I/0 6
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
A0-A12: DDR SDRAMs D0 - D7
RAS: SDRAMs D0 - D7
CAS: SDRAMs D0 - D7
CKE: SDRAMs D0 - D3
CKE: SDRAMs D4 - D7
WE: SDRAMs D0 - D7
SPD
D0 - D7
D0 - D7
D0 - D7
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
LDQS
LDM
I/0 0
I/0 1
I/0 2
I/0 3
I/0 4
I/0 5
I/0 6
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
SCL
WP
CS
D5
Clock
Input
CK0/CK0
CK1/CK1
CK2/CK2
A0
SA0 SA1
DQS5
DM5
DQS6
DM6
DQS7
DM7
Clock Wiring
Serial PD
A1
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
SDRAMs
4 SDRAMs
4 SDRAMs
NC
A2
SA2
SDA
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
LDQS
CS
LDM
I/0 0
I/0 1
I/0 2
D3
I/0 3
I/0 4
I/0 5
I/0 6
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
*Clock Net Wiring
Card
Edge
R=120
CK0/1/2
CK0/1/2
Notes:
1. DQ-to-I/O wiring is shown as recommended but may be changed.
2. DQ/DQS/DM/CKE/CS relationships must
be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
LDQS
CS
LDM
I/0 0
I/0 1
I/0 2
D7
I/0 3
I/0 4
I/0 5
I/0 6
UDQS
UDM
I/0 8
I/0 9
I/0 10
I/0 11
I/0 12
I/0 13
I/0 14
D0/D2/Cap
D1/D3/Cap
Ω
D4/D6/Cap
D5/D7/Cap
Rev. 1.2 March 2004
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