How it Works
Roland
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E-660
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Roland E-660 SERVICE MANUAL

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EQUALIZER

First Edition

SPECIFICATIONS

INPUT

Balanced Input Level/Impedance · +4dBm(Max. +18dBm)/10kΩ
Unbalanced Input Level/Impedance · +4dBm(Max. +18dBm)/25kΩ
OUTPUT
Balanced Output Level/Impedance ······ · +4dBm(Max. +18dBm)/100Ω
Unbalanced Output Level/Impecance · +4dBm(Max. +18dBm)/100Ω
DIGITAL
Digital Audio Interface · CD Player/DAT compatible, 20 bit
Optical and Coaxial (CP-340 standard)
ADA Converter · AD: 16 bit linear
DA: 18 bit equivallent
(Digital compounding)
Sampling Frequency · 48kHz/44.1kHz (Automatic selection)
GENERAL FEATURES
Frequency Characteristic · 20Hz to 20kHz (+0/—3dB)
SN Retio · More than 80dB (IHF-A at rated input
Fr
SN etio More than 80dB (IHF-A at rated input)
Dy nic Range ······
То I Harmonic Distortion Less than 0.015% (1kHz at rated input)
CN R ······ More than 75dB (1kHz)
Ch nel Separation

HUM CANCELLER

Center Frequency for Hum Canceller ..................................

· 0 to 500ms
• 0 to 99ms
·4 Band Serial (2 channel)
4 Band Parallel (2 channel)
8 Band Serial (1 channel)
· LOW: Peaking/Shelving
MID LOW: Peaking
MID HIGH: Peaking
HIGH: Peaking/Shelving
1: Peaking/Shelving
2: Peaking
3/4: Peaking
5/6: Peaking
7: Peaking
8: Peaking/Shelving
· LOW (1/2): 30 to 960Hz
MID LOW (3/4):200 to 6400Hz
MID HIGH (5/6):500 to 16000Hz
HIGH (7/8): 800 to 20000Hz
· 0 to 12dB
• 0.3 to 9.9
·99 Memory Numbers
·96×32 dots (LCD back-lit)
· 30W
483(W)×91(H)×421(D) mm
19(W)×3-9/16(H)×16-9/16(D) in.
· 8kg/17lb 11oz
· Owner's Manual (English)…2701028200
(Japanese)…2701028100
Power Cord
Guide Book for MIDI
TABLE OF CONTENTS 目次 Page
LOCATION OF CONTROLS パネル配置図 2
EXPLODED VIEW 分解図 3
PARTS LIST パーツリスト 4, 5
BLOCK DIAGRAM ブロック図 6
CIRCUIT DESCRIPTIONS 回路説明 7-11
CHECKING AND ADJUSTMENT 点検及び調整 12, 13
TEST MODE テストモード 14
VR-1 BOARD VR-1基板 15
VR-2 BOARD VR-2基板 15
SWITCH BOARD スイッチ基板 15
ANALOG BOARD アナログ基板 16, 17
LED BOARD LED 基板 17
DIGITAL I/O BOARD デジタル I/O 基板 17
POWER SUPPLY BOARD 電源基板 17
DIGITAL BOARD デジタル基板 18, 19
IC DATA IC データ 20
CHANGE INFORMATION 変更案内 21
Page 2

Page 3
1. Front Panel フロントパネル (222105
2. Display Window 表示ウインドウ (2221084
3. Power Button Guide 電源ボタンガイド (221356
4. Rack Key Top(S) 2P ラックキートップ 2 P (224952
5. Rack Key Top(S) 3P ラックキートップ 3P (2249520
6. Rack Key Top(S) 1P ラックキートップ 1 P (2249520
7. Rack Key Top(D) 1P ラックキートップ 1 P (2249520
8. LED Board LED 基板 (7414642
9. LCD Assy LED 完成品 (150294)
10. Switch Board スイッチ基板 (741464:
11. Power Button 電源ボタン (2249556
12. Sleeve A スリーブ A (221504)
13. Arm アーム (2214020
14. Sleeve B スリーブ B (221504)
15. Round Knob ラウンドツマミ (2248514
16. Outer Knob アウターツマミ (224851
17. Front Chassis フロントシャーシ (228106)
18. VR-2 Board VR-2基板 (741464
19. VR-1 Board VR-1基板 (7414644
20. Analog Board アナログ基板 (741464)
21. Heat Sink ヒートシンク (224605
22. Rubber Foot ゴム足 (223553
23. Bottom Cover 底面カバー (220203
24. Side Chassis R サイドシャーシR (228106)
25. Chassis シャーシ (228106)
26. Power Transformer Chassis トランスシャーシ (222001
27. Side Chassis L サイドシャーシL (228106
28. Power Switch Holder パワースイッチホルダー (222001)
29. Power Supply Board 電源基板 (741465)
30. Power Transformer 電源トランス
100V (224505)
117V (224505
220/240V (224505)
31. Shield Chassis シールドシャーシ (228106
32. Digital Board デジタル基板 (741464
33. Rear Panel 背面パネル (222106
34. Digital I/O Board デジタル I/O 基板 (741464
35. AC Inlet ACインレット
100/117/220V (134297
240V (134297
36. 2U Rack Angle 2U ラックアングル (221255
37. Top Cover 上面カバー (220203

(Self-Tapping) S type

*Unless otherwise specified all screws are 3 x 8 mm Binding Tap-Tight (Self-Tapping) S type W/Internal Tooth washer. *特記なきビスは全て3×8mm バインド, Sタイト内歯付で す。

ર

Page 4

PARTS LIST

mannen
SAFETY PRECAUTIONS:
The parts marked A, have safety-related characteristics.
Use only listed parts for replacement.
安全上の注意:
△が付いている部品は、安全上特別な規格でつくられたものです。
ļ 交換の際は、指定された部品番号以外の部品は使わないようにして
ļ 下さい。
PANEL, CASING
2221059600 Front Panel
2221060100 Rear Panel
2202039300 Top Cover
2202039400 Bottom Cover
2212558600 2U Rack Angle
2221084200 Display Window
2281062700 Front Chassis
2281062900 Side Chassis Left
2281062800 Side chassis Right
2220019800 Power Transformer Chassis
2281063000 Shield Chassis
2281062600 Chassis
2246051000 Heat Sink
2220018300 Power Switch Holder
SWITCH
13129739 SKHHAM tact
13119105 SRBM12031A rotary
▲13129124 SDDGA-3052A power
13159161 HSW0847-01-020 slide
12439222 HD2B-M-DC5V VAG4079 relay
JACK, SOCKET -
13429710 PA-126 (2P) AC Inlet 100/117/220V
∕ ∆13429709 PA-125 (3P) AC Inlet 240V
13449210 HLJO259-01-010 Jack INPUT A, B
13449211 HLJ0259-01-030 Jack OUTPUT A, B
13429168 MIDI3-NS MIDI Socket MIDI IN, OUT, THRU
13429657 NC-3MD-H XLR Connecter OUTPUT XLR A, B
13429658 NC-3FD-H XLR Connecter INPUT XLR A, B
13429531 DICF-T28AS-E EPROM Socket
12199570 BBH-1 Battery Socket
13429541 268-7234-51-3857 68P PLCC Socket
13449633 YKC21-0216 Pin Jack (RCA) 2P DIGITAL IN, OUT COAXIAL
POWER TRANSF ORMER
∆22450525N0 245-525N0 100V
1 22450538C0 ▲ 245-538C0 117V
122450526D0 245-526DO 220/240V
COIL
12449229 FKOB160MH15
12449328 S8RE-N140 T2 on Digital board, for VCC )
12449332 LP20D7B3SE LPF1, 2 (without buffer) on Analog board
12449333 LP20D7B2SE LPF3, 4 (with buffer) on Ar nalog board
12449538 S10Q-N140T T1 on Digital I/O board, fo r Digital Out
12449585 NEL-D32-48 T501 on Analog board, for EL
TRANSFORMER •
12449318 RX-7P 821K 820 μ H L507 on Analog board, for L CD
12449324 ELEPGR27MA 0.27 µ H L501 on Analog board, for A VD Converter
12399501 BL02RN2-R62 (ferrite bead) L502-L506 on Analog board, L1-L3 on Digital board
12399504 TP-0206-470Κ 47 μ F L1 on Digital I/O board -
13529105 DSS-310-55D223S FL1-FL5 on Analog board EMI Filter
13529170 DSS-306-55B271M FL1 on Digital I/O board EMI Filter
13529120 BNP002-02 FL1 on Digital board Block Type EMI Filter
RESONATOR
12389717 HC 49/U 12MHz X2 on Digital board
12389799 HC 49/U 36.864MHz X1 on Digital box ard
12389796 HC 49/U 84.672MHz X501 on Analog board
POTENTIOMETER 3
13279871 RK0971110 10kB rotary VR-2 Board MID LOW O. MID HIGH O
13279866 RK0971112 10kB rotary VR-2 Board
13279874 RK09K111 1kB rotary Analog Board LCD CONTRAST
13239132 RK1612210 10kB rotary VR-1 Board LOW, MID LOW, MID HIGH, HIGH
- (LEVEL. FREQ)
13239133 RK1612220 10kB rotary VR-1 Board INPUT LEVEL
13299195 EVND4AA00B14 10kB trimmer Digital Board (VR1 -VR3)
13299197 EVND4AA00B15 100kB trimmer Analog Board (VR2 21, VR22)
13299580 RH1021C 100ΩB trimmer Analog Board (VR2 0), Digital I/O Board (VR15, VR16)
13299581 RH1021C 1kΩB trimmer Analog Board (VR1 7, VR18)
13299583 RH1021C 47kΩB trimmer Analog Board (VR1 9)

PCB ASSY

7414640000 Analog Board (pcb 22920587)
7414641001 Digital Board (pcb 2292058601)
7414642000 LED Board (pcb 22920625)
7414643000 Switch Board (pcb 22920623)
7414644000 VR-1 Board (pcb 22920620)
7414645000 VR-2 Board (pcb 22920621)
7414646000 Digital I/O Board (pcb 22920622)
7414652000 Power Supply Board
220/240V 		(pcb 22920624)

NOTE: Replacement is 220/240V version only. 220/240V version differs from 100/117V version only in fuse system. Order proper fuses and fuse labels separately if necessary. (Refer to the table below.)

100/117V 220/240V
FUSE F6 SD6 1A-N1
(12559379) 		CEE 400mAT
(12559510)
FUSE LABEL 1A 250V
(Printed on PCB) 		400mA 250V

注)補修用電源基板としては220/240V 用が共通使用されます。 電圧区分による違いはヒューズ値、ヒューズ貼マークのみです。 100/117V 用のヒューズが必要な場合は別途発注して下さい。 100/117V 用の貼マークは基板上にシルク印刷されていますので必要ありません。(上表参照)

IC

4

15179250 i8097-90 CPU
15229892 RDD87427 DSP-1 chip (IC32 on Digital Board)
15229853 RDD673106U gate array (IC29 on Digital Board)
15229893 RDD654450U DSP-2 chip (IC21 on Digital Board)
15179372 TC5564APL-15 CMOS SRAM
15179370 MB81464-10P-G DRAM
15219194 CX23053 digital audio interface demodulator
15219195 CX23033 digital audio interface modulator
15219196 CX20018 A/D converter
15219197 PCM56P D/A converter
15159513 HI-201-5 analog switch
15219199 IR2E20 12-dot x 2 channel LED display driver
15169515 TC74HC00P guad 2-input NAND gate
15169516 TC74HC02P quad 2-input NOR gate
15169514 TC74HC04P hex inverter
15169512 TC74HCU04P hex inverter
15169597 TC74HCT04P hex inverter
15169547T0 TC74HC08P guad 2-input AND gate
15169549T0 TC74HC32P guad 2-input OR gate
15169513 TC74HC74P dual D-type flip frop
15169553T0 TC74HC367P hex bus buffer non-inverting
15169554T0 TC74HC374P octal D-type flip frop
15169313H0 HD74LS86P quad exclusive OR gate
15169315H0 HD74LS123P dual monostable multivibrator
15169583 74F00 guad 2-input NAND gate
15169519 74F74 dual D-type flip flop
15169595 74AC138PC 3-to-8 line decoder
15189102 NJM4558DD op amp
15189168X0 NE5532P op amp
15189112 LF353N op amp
15199173 M5291P switching regulator control
15199109J0 NJM78L05A +5V regulator
15199149 M5F7805L-01 +5V regulator
15199158 ∆ M5F7905L-01 -5V regulator
15449147 M5M27C256-20 (Program A) EPROM (Ver.1.**)
15449148 M5M27C256-20 (Program B) EPROM (Ver.1.**)
1544914701 27C256K-20-A1 (Program A) EPROM (Ver.2.**)
1544044004 27C256K-20-B1 (Program B)

NOTE: Concerning replacement ROM (A, B), there are two types (Ver.1.** and Ver.2.**). See page 21 "ROM A/B replacement considerations" for more information.

注) 補修用 ROM(A, B)には Ver. 2.**と Ver. 1.**の2タイプが有ります。詳しくは21ページ"ROM A, B交換時の注意"を参照のこと。

Page 5

TRANSISTOR

KNOB.BUTTON

POWER

5n 9

6, 3, ENTER

fuse holder

100V 100V 220V 220v 240V, England 240V, England 240V, Australian

>, DELETE, SHIFT, +/-EQ, SELECT, GRAPH, UTILITY

F6 on Power Supply Board (100/117V) F1 on Analog Board

F6 on Power Supply Board (220/240V)

CN1 on VR-2 Board CN1 on VR-1 Board, CN1, CN2 on Digital I/O Board CN3 on Digital Board, CN3 on Digital I/O Board CN4 on Digital Board CN7, CN1 on Digital Board CN5 on Digital Board CN9, CN6, CN2 on Digital Board CN8 on Digital Board CN7 on Analog Board CN10 on Analog Board CN9 on Analog Board

11P 6P 5P 7P 9P 10P 11P 12P 13P 4P 6P

#214-207

#215-401

#215-402

#213-612

CR2032 leadless LM096011 #235-334 #219-757 #219-889 #219-003

F4, F5 on Analog Board

F1 on Analog Board F2, F3 on Analog Board

CN1 on VR-2 Board

CN9 on Analog Board Voltage Check on Analog Board

AC Inlet - Power Supply Board Switch Board - Digital Board

Switch Board - Digital Board Analog Board - Digital I/O Board Analog Board - Digital I/O Board Aanlog Board - VR-1 Board Switch Board - Digital Board VR-1 Board - Digital Board Analog Board - Digital Board VR-1 Board - VR-2 Board

Analog Board - Digital Board Analog Board - LED Board

POWER

POWER

POWER

POWER

Digital I/O Board

15119125 2SA-1115-28-F 2248515000 Outer Knob
15110109 264 7090 2249514900 Bound Knob
15115106 25A-7960 2240514900
15119418 25A-1282 2249556500 Power Button
15119152 2SA-999F 2249520700 Rack Key Top (S) 3P
15119711 2SA-1306-Y nower transistor 2249521000 Rack Key Top (S) 2P
15119820 25B-1017-V 2249520600 Back Key Ton (S) 1P
15100407 200 0000 00 5 power transistor 2240520000
15129137 2SC-2603-28-F 2249520500 Rack Key Top (D) TP
15129130 2SC-1583F
15129133 2SC-2320F FUSE, FUSE HUI LDER
15120414 250 2002 A 12550270 SDE 1A NI
10129414 230-2002 ///12009379 300 TA-NT
15129177 2SC-1923Y
15129718 2SC-3298-Y power transistor 12559418 ∆ 12559418 SD6 2A-N1
15129171 DTC114-ES-SPT digital transistor A 12559343 GGS 630mA
15120172 DTC114 TS SPT A 12550510 CEE 400mAT
15129172 DIC114-13-3F1 digital transistor ///12559510
15139134 25K-146-GR FET 12199550 H0446
15139135 2SK-30ATM-GR FET
15139103 2SK-184-GR FET AC CORD SET
161 $ 10400E0EE0 DC 220 101
DIODE, LED, PHO DTO COUPLER A 13439525F0 DC-320-301
ZA 13439812FU 00-704-301
15019125 1SS-133 ∕ ∆13439813F 0 EC-210-J06
15019209T0 S-5500G rectifier 1 23495110 5722-660-4606
A15019216 GM-37 rectifier A 13439814F0 SC-415-106
15010251 1014007 restifier 30 410 000
10010201 recuiter CONNECTOR
▲15019297 30DF2-FC rectifier
15039103 ▲ W-02M rectifier 13439326 5219-02A
15039104 1SV-68 12/20100 5045-064
15019405 MT75 6B-T77 Zeper 10400000
15010404 MT25.0B-177 zener 13439332 IL-S-05P-S212-EF
15019404 M126.2B-177 zener 13439296 IL-S-07P-S2T2-EF
15019411 MTZ15C-T77 zener 13439345 IL-S-09P-S2T2-EF
15229706 TLP-552 photo coupler 13439298 IL-S-10P-S2T2-EF
15229925 TOBX-174 ontical connector module 12/202/6
ICLECCEC 1011/-1/14 JIGHAL IN OPTICAL 13439340
(receiver) 13439336 IL-S-12P-S212-EF
15229924 TOTX-174 optical connector module DIG SITAL OUT OPTICAL 13439337 IL-S-13P-S2T2-EF
(transmitter) 13429245 RTB-1.5-4F
15029265 SI B-55VC3E LED ТИРИ 13429246 RTR-1 5-6F
15020264 CL 112 W12 THEO 10420240 2022 074
15029204 GL-112-W13 LED (level) 13439207 3022-07A
15029185 LT9200D LED (mode A, B) A/1-4, B/5-8
PECIETOR
REDIDIUN 2341066500 E660 Wiring Assy 2P
1376911800 CRR25EV 47 motol film 2241062000 E660 Wiring Acov EP
1070011000 2341003000 E000 Winny Assy SF
1370914500 CRB25FX 680 metal film 2341063100 E660 Wiring Assy 5P
13769148D0 CRB25FX 910 metal film 2341063200 E660 Wiring Assy 6P
13769149D0 CRB25FX 1k metal film 2341063300 E660 Wiring Assy 6P
13769151D0 CBB25EX 1.2k metal film 2341063400 E660 Wiring Assy 7P
1276015500 CRR2EEV 1 OK motor film 2241062600 ECCO Mining Acou OD
1370315500 metal film 2341063600 E660 Wiring Assy 9P
13/0915/00 URB25FX 2.2K metal film 2341063700 E660 Wiring Assy 10P
13769161D0 CRB25FX 3.3k metal film 2341063800 E660 Wiring Assy 11P
13769165D0 CRB25FX 4.7k metal film 2341063900 E660 Wiring Assy 11P
1376017300 CBB25EX 104 motol film 22/106/100 E660 Wiring Acou 12P
1070017000 2341004100 E000 Winnig Assy 13P
13/091/500 URB25FX 12k metal film MISCELLANEOU E
13769177D0 CRB25FX 15k metal film WIISGELLAINEUU ' 3
13769181D0 CRB25FX 22k metal film 2214020700 Arm
1376918300 CBB25EX 274 metal film 221-020700 Sloovo A
1070010000 2215040100 Sieeve A
13/69193D0 CHB25FX 68k metal film 2215040200 Sleeve B
13910113 RGSD 4 x 103J array 2213561200 Guide
13910103M1 RGSD 8 x 103J arrav 12569249 Lithium Battery
13919174M1 RGSD 8 v 1521 12000240
1001017401 1.300 0 X 1999 anay 150294/5
CAPACITOR 2235533400 Rubber Foot
2219075700 Earth Holder
13529104 DE7150F472MVA1 (4700PF E) electro C1 C2 on P ower Supply Board 2219588900 MIDI Holder
13629601.11 NX4-35VBS3300 CUSTOM 2225027200 Shield Cover
12620605 electro 222002/200 Sillela Covel
13029005 NA4-10VB51000 electro
13629603 NX4-50VBS100 electro
13639610 NX4-50VBS47-TP electro ,
13630545 NX4-16VRS10 TP electro
10000040 electro
13649115JU NX4-25VBS47BP-TP electro
13529167 ECBA1H4R7KC5 4.7pF ceramic
13529177 ECBA1H220.IC5 22nF ooromia
13580512 ENO16020691 | S E ceramic
10500512 polystyrene film
13589511 ENQ1602C202J-S-F polystyrene film
12500500 ENO16020102 | S.P. n ali cati una n a film
13268208 DOIVSIVIENE TIIM
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BLOCK DIAGRAM/ブロック図

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CIRCUIT DESCRIPTION

ANALOG CIRCUIT

O General

This board incorporates two channels, which independetly convert input analog signal into the digital equivalent through the D/A converter; send the digital data to the digital board for processing; restore the digital signals coming back from DSP (digital signal processor); and then output the signals to output connectors.

O Details (Analog Board)

1. Head Amp Q101-Q111, Q201-Q211

The differential amp with FET input, configured as balanced input amp. Engaging C-H A unbalance input switching-jack JK8 (C-H B, JK9) disconnects the balanced input. The gain of the amp remains the same whether input signal is balanced or unbalance - as long as their levels are equal to each other, eliminating change in output signals. The gain of the amn when in balanced connection is obtained from the equation below: (C-H A is made representative) Vcout R104//R105 R106 Gc= \frac{V_{COUT}}{V_{CIN}} = \frac{R104//R105}{R3+(R104//R105)} \times \frac{R106}{R105} = -0.49 = ____________________________________ B106 \left\{ \frac{1000}{(R3/R104) + R105} + 1 \right\} = 0.47

*Adjust VR15 for | Gc | = | GH |. (VR15 may be adjusted about 51.7Ω) (R107+R108) is omitted because of (R107+R108 ≫ R1+ VR15). GT=-Gc+GH=0.98 ⇔ -0.18dB

The gain (Gu) at UNBALANCE INPUT is estimated from the equation.

GU= VCOUT/VUIN = R102/R101+R102 × { R106/(R3//R104)+R105}+1 } =0.98 ⇔ -0.18dB VUIN ⇔ INPUT VOLTAGE at UNBALANCE INPUT VUOUT ⇔ OUTPUT VOLTAGE at UNBALANCE INPUT

2. Preemphasis Q112-Q119, Q212-Q219

Boots hights to minimize quantization noise. ON-OFF control of this circuit (D/A side) is synchronized with that of De-emphasis circuit (A/D side) by "EMPHASIS ON/OFF" signal from CPU. At Emphasis ON: Gain is 1.16 (1.26dB) at 1kHz and 2.67 (8.52dB) at 10kHz. At Emphasis OFF: Gain is 1.11 (0.89dB).

回路解説

アナログ回路部

◎概略

独立した2チャンネルの入力及び出力をもち、それぞれの入 力信号は、A/D変換によりデジタル信号となり、DSP(デジ タルシグナルプロセッサー)によって信号処理を行ない D/A変換によってアナログ信号に変換され、出力されます。

◎ 詳細(アナログ基板)

1. ヘッドアンプQ101~Q111, Q201~Q211

FET 入力による差動アンプで、バランス入力アンプを 構成しています。またフォンジャックを使用すると、 ジャック内部のスイッチによってバランス入力からアン バランス入力に切り換わります。 ヘッドアンプの増幅度は、後段での信号レベル配分のた めにバランス入力でも、アンバランス入力でも信号レベ ルが等しいのなら、ヘッドアンプの出力レベルも等しく なるような増幅度をもっています。 バランス入力時の、コールド側の増幅度をGc、ホット 側の増幅度を Ga トータルの増幅度を Ga とした場合 増幅度は下記の式によって求められます。(計算式は CH-A 側を例にとってあります。) VCOUT R104//R105 R106 VCIN = R 3 + (R104//R105) × R105 VCIN ⇔ コールド側の入力電圧 Vcour c> コールド側の出力電圧 VHOUT R1+VR15 VHIN R 2 + R 1 + VR15 R106 × \left\{ \frac{\kappa_{100}}{(R_3/R_{104}) + R_{105}} + 1 \right\} = 0.49 VHIN ⇔ ホット側の入力電圧(VHIN=-VCIN) VHOUT C ホット側の出力電圧 VR15 ⇒ |Gc| = |GH|となるように調整 計算上では VR15=51.7Ω R107+R108 ≫ R1+VR15のため R107+R108は省略 GT=-Gc+GH=0.98 ⇒ -0.18dB アンバランス時の増幅度を C. とした場合 下記の式で 求められます。 Vuout R102 \frac{V_{U0UT}}{V_{U1N}} = \frac{\kappa_{102}}{R_{101} + R_{102}} \times \left\{ \frac{\kappa_{100}}{(\pi_3 / R_{104}) + R_{105}} \right\}

=0.98 ⇔ -0.18dB Vun ⇔ アンバランス入力時の入力電圧 Vuour ⇔ アンバランス入力時の出力電圧

2. プリエンファシス Q112~Q119, Q212~Q219

入力信号の高域部分を増幅し、量子化ノイズを低減します。また、CPUによってエンファシスを、A/D側、D/A側同時に、ON、OFF することが可能です。 増幅度は下記の通りです。 エンファシス ON時、1 kHz:1.16倍 1.26dB 10kHz:2.67倍 8.52dB OFF 時、1.11倍 0.89dB

3. Low Pass Filter LPF-1. LPF-2
1 0 3 3 THUGT

Cuts off over 20kHz frequencies to prevent aliasing from occuring in sampling.

4. Sample & Hold (S/H) IC1-IC4, Q120, Q220

This circuit controlled by the control signal from IC5 (A/D converter). Refer to "A/D Converter IC5" for details.

5. A/D Converter IC5

This is a dual slope integrating A/D converter. The following description takes C-H A as representative.

• Principle of the A/D converter The amount of charge in the integrating capacitor C122 is proportional to the amount of the analog input signal. This is discharged by the A/D converter at a constant rate. The time required for the C122 to discharge all the electron is measured by the A/D converter internal counter: The time or the increment of the counter is proportinal to the level of the input signal. Thus, the counts of the counter can be represented in a digital value that is the output of the integrating A/D converter. The operation can be illustrated as follows Suppose the water (electric) in the tank (capacitor) is to be determined by drawing the water with a cup whose volume is known (1 hit - I SB). The water left in the tank (less than full volume of cun) is not counted and causes measurement error (called quantization error in digital term). The least significant bit has the value of 1/16 = 1/65536, so that the capacity of the cup is 65536ths of that of the tank 65536 times of drawing steps are required for the tank to be evacuated, too long a time to keep pace with other digital circuits. A bucket having capacity 128 times that of the cup is prepared. As long as there is enough water, the bucket is used then it is replaced with the cup. With this combination the maximum repetition per full tank is reduced to (512 - 1) + (128 - 1) = 638 times. The volume of the bucket is 1/65536 × 128 = 1/512. 512ths of the tank volume. In the digital value, this means 9-hit accuracy A/D converter divides the discharging current into

A/D converter divides the discharging current into two: lo and io, the ratio of currents is 128:1; that is 128 io = lo. When lo is output, the A/D converter measures it with 9 MSB counter output; and 7 LSB when lo is replaced by io.

When summed together, they will represent the volume of the water in 16 bit digital code.

3. ローパスフィルター LPF1, LPF2

エイリアシングエラー防止用フィルターです。カットオ フ周波数は20kHz です。

4. サンプルアンドホールド IC1~IC1, Q120, Q220 

A/D コンバータ IC 5 からのコントロール信号によって
動作します。詳細は A/D コンバータのところで述べま
す。

5. A/D コンバータ IC 5

A/D コンバータには, デュアルスロープ積分形 A/D コ ンバータを用いています。(説明はすべて CH-A を例に して述べてあります。) 

    ● A/D コンバータ動作原理

 サンプルホールドにより、アナログの入力信号の大
 きさに応じて、積分用コンデンサに電荷が充電され
 ます。次に A/D コンバータ側から、その積分用コン
 デンサに充電されている電荷を放電させるように一
 定電流を流し、それと同時に A/D コンバータ内部の
 カウンタをスタートさせ、コンデンサの電荷が0に
 なるまでの時間を測ります。
 入力信号が大きいほど、放電に時間がかかり、カウ
 ンタの値は、入力信号の大きさに比例することにな
 ります。そのカウンタの値をデジタルデータとした
 ものが 積分形 A/D コンバータです。
 それら一連の動作を、水槽、バケツ、コップを例にとっ
 てみますと、水槽は、積分用コンデンサ、電荷量を、
 水榑内の水量とします。
 その水量を正確に知るために、大きさがわかってい
 るコップを用意し、そのコップを使って水槽内の水
 を何回でくみ出せるか数えることにより、水量を知
 ることができます。ここでコップ一杯分の大きさは
 デジタルデータとしての LSB の 1 bit 分に相当しま
 す。そして水槽の底に残ったコップ一杯分以下の水
 量は測定誤差となり、デジタルにおける量子化誤差
 に相当します。16bitの A/D コンバータの LSB1 bit
 は 1/16=1/65536なので コップの大きさは、水
 槽の1/65536となります。つまり水槽内の水量を知
 るためには最大65536回くみ出す必要があるわけで
 す。しかしこれでは時間が非常にかかりますので、
 コップの128倍の大きさをもつバケツを用意し、最初
 にそのバケツで水をくみ出していきます。そして残っ
 た水量がバケツ一杯分以下になった時に、今度はコッ
 プを使って水をくみ出していけば 最大のくみ出す
 同粉け
(512-1)+(128-1)=638回

となります。バケツー杯分の大きさは、水槽の(1/65536)×128=1/512となりますので、デジタルでは9bit精度をもつことになります。A/Dコンバータにとっては、積分コンデンサからの放電用定電流を2種類用意し、その電流比を128:1に設定、Io=128ioとすると、Ioが出力されている時は、上位9bitがカウントされ、ioに切りかわった時点から下位7bitがカウントされ合計の結果をたすことによって、デジタルデータを得ることができます。つまりIo=バケツ、io=コップに相当します。

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• A/D Converter and Peripherals (Fig. 1 - Fig. 3) Figure 1 shows a rough diagram of C-H A The following description assumes the C-H A as a representative. All ADC functions are timed by the clock CC (LRO) applied to IC5 pin ① (LRO = sampling frequency). The analog input from () (Fig 1) flows into C122 while FET O120 (SW 1) is on When SW1 turns off and SW2 in the A/D converter turns on, C122 discharges at the constant rate lo resulting in linear output curve at (3) When C122 capacitance decreases to a value. SW2 is turned off and SW3 turns on. Discharging rate is now io and the output curve at (3) is 1/128 of the previous one. Io and io are determined by the constant current IsET flowing into IC5 pin 4: lo = 4 lset: io = 4 1/32 lset IC2b amplifies IC2a output voltage and feeds it to an input pin of the MS and LS comparators in IC5. As long as the output voltage is over 0V, it is compared at the MS comparator and at the LS comparator when reaches 0V: output of the MS comaparator is connected to MSB counter and LS output to LSB counter - two counters won't run simultaneously The lower limit of the LSB counter is set by VR17. When the lower limit is met, the LSB counter stops and its count is added to that of the MSB counter The setting of VR17 is so critical that if this value is improper, distortion will be introduced lated at the

Now the procedure described above is being applied to C-H B while the 16-bit data for C-H A obtained by combining MSB and LSB counters is being output: MSB first on then LRO edge followed by the subsequent bits which are sent on the clock (ADCK) coming at pin 24 (BCLK) of IC5.

6. D/A Converter IC6 (Fig. 2-6, Fig. 3)

Digital data to be converted into analog equivalent are sent from DSP: C-H A and B in turn, in 2's complemantary format, MSB first. The digital data stream (DASD), coming in IC6 pin 7 (DATA) is taken into on the rising edge of clock DACK being applied to IC6 pin 5 (CLK) and then latched in as a 16 bit data on the falling edge of DALE coming to IC6 pin 6 (LEC). The DAed analog signal is output as a current.

7. I/V Amp IC7, Q503-Q511

Converts the current from the D/A converter to the analog voltage. DC servo provided by IC7 keeps the DC offset at this output to zero.

● A/D コンバータ及び周辺回路の動作 (Fig 1 ~ Fig 3) CH-A 側のみを簡略化して図にしたのが. Fig1です。 A/D 変換は時分割によって2 チャンネル交互に行な われますが、動作としては同一なので省略します。 A/D 変換は IC 5 Pin 12CC に与えらわるクロックに 従って動作します。ここでは、LRO というクロック を与えていますが、これはサンプルリング周波数そ のものです。

Fig1の①より加えられたアナログ入力信号は Q120 の FET スイッチが ON の間に 積分田 コンデンサ C122に充電されます。そして、SW1がOFFになる と、A/D コンバータの Iour1から、放電用電流 Ioの スイッチ SW 2 が ON になり積分用コンデンサの よっている電荷を定電流 Io によって放電します。こ のため Fig1③の場所では、一定の傾きをもった電 圧となります。そしてあるレベルに達すると SW2 からSW3に切り換わり, ioにて放電します。すると Fig1③では Io による傾きの1/128の傾きとなりま す。ここで、Io、io.は、IC 5 Pin④Iser に流れる定電 流によって決まり、Io=4 Iser、io=1 Iser となって います。

ンバータ内部のコンパレータの動作可能範囲にもっ ていくためのものです。ここで、上位コンパレータ レベルは、アースレベル (0V) であり、Fig1④の 出力電圧が0Vになった時点で、上位カウンタはス トップし、下位カウンタに切り換ります。下位コン パレータレベルは VR17によって完まり このレベ ルに達すると、下位カウンタはストップし上位カウ ンタに加算されます。この時、下位コンパレータレ ベルの位置が正しい所にない場合,加算された後, できあがった16bit のデジタルデータを D/A 変換した 場合、上位 9 bit と下位 7 bit がバラバラであるため 歪率の悪化という形で現われます。そのため VR17は 歪率が最良になるように調整されます。 内部カウンタによって作られたデジタルデータは、 もう一方のチャンネルが A/D 変換されている間に ADCKというクロックを. IC 5 Pin @BCLK に、与え ることにより、その立上りで出力されます。データ 形式は、2の補数 MSB ファーストです。ただし MSBのみ, LROのエッジにて、出力されます。

6. D/A コンバータ IC 6 (Fig. 2-6, Fig. 3)

D/A コンバータは、DSP より出力されたデジタルデー タを、アナログ信号に変換するものです。 データ形式は2の補数 MSB ファーストで 2チャン ネル交互にシリアル転送されます。IC 6 Pin(7)DATA に スカされたデジタルデータ DASD は、同じく IC6Pin⑤ CLK に与えられるクロック DACK の立上りで内部に取 り込まれていき, IC 6 Pin⑥LE に与えられるクロックの 立上りで16bit データとしてラッチされ、DA 変換されま す。アナログ信号は電流出力です。

7. I/V アンプ IC 7. Q503~Q511

D/A コンバータの出力電流を電圧に変換するアンプで す。アンプの出力部の DC オフセット電圧で 0 V にする ために、IC7によってDCサーボをかけています。

INPUT SIGNAL: + 4dBm, 1kHz Sinewaye

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E-660

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DIGITAL CIRCUIT

O PLL (Digital Board)

The internal system clock will be synced to the external digital audio signals by PLL (phase locked loop).

PLL basic configuration

The PLL is a closed loop of VCO, divider, phase comparator and LPF. The E-660 counterparts for the above elements are as shown below.

NOTE: When the incoming digital audio signal conforms to E-660 input requirements, the internal system clock system changes its source from XTAL to VCO to sync to the input signal. The following description assumes that the PLL is now locked.

1. D IN Interface

The audio signal selected by SW29 on the digital I/O board is edge detected (by IC35), its preamble is detected (by IC36, one shot multivibrator) and becomes the reference signal (F = 2 × fs, fs = sampling rate) for the PLL.

The edge signal and reference are then applied to DSP 2 (IC21) together with the digital audio signal.

2. DSP 2

IC 21 divides the VCO (768 x fs) from pin 28 by the predetermined number and compares it with the reference signal from pin 25 on falling edge to measure phase difference between two signals. The result is output to pins 34 and 35, and also to pins 36 and 37 as a charge pump output. Other DSP 2 functions include: timing and data generation for D OUT (IC31, pins 38-48) and Analog board (pins 62-67).

回路解説

◎ PLL 回路の概説(デジタル基板)

デジタル回路部

E660では,外部から入力されるディジタルオーディオ信号と内部回路用クロックとの同期をとるために PLL (Phase Locked Loop)を用いています。

PLL基本構成

PLLは,上図に示すように,VCO,分周器,位相比較器 及び LPF からなる閉ループ回路で構成されます。 E660の内部回路を上図にあてはめると,下図の様になり ます。以下で PLL の各回路について説明します。

注) E660にディジタルオーディオ信号を正しく入力する と,内部回路用クロックが水晶発振から VCO 発振に 切り換わり,ディジタルオーディオ信号に同期しま す。この状態を PLL が LOCK していると表現し,以 下の説明は,PLL が LOCK している場合を述べます。

1. D IN INTERFACE

DIGITAL I/Oボードの SW29で選択されたディジタル オーディオ信号から,エッジ検出(IC35),ワンショッ ト回路(IC36)により,プリアンブル部が検出され,周 波数が2*fs(但しfs:サンプリングレイト)のPLL用 リファレンス信号が作成されます。 ここで得られたエッジ信号及びリファレンス信号はディ ジタルオーディオ信号とともにDSP2(IC21)に入力さ れます。

2. DSP2

DSP 2 では, IC21pin28から入力される。VCO 発振波(768 *fs)の分周及び, この分周波とpin25から入力される リファレンス信号との立ち下がりエッジ信号を利用し て,位相比較が行なわれます。又,この結果は,pin34, 35に,又,チャージポンプ出力として,pin36,37に出 力されます。

尚 DSP 2 ではこれ以外にディジタル信号処理や, D OUT (IC31) へのタイミング及びデータ作成 (pin38~48) Analog Board へのタイミング及びデータ作成 (pin62~ 67) を行なっています。

3. L P F

Generates VCO control voltage according to the phase comparison data fed from DSP 2 pins 36 and 37. With no external digital audio signal being input, the "H" (UNLOCK) from D IN (IC30) pin 13 turns off Q5. With input signal applied, pin 13 goes "L" (LOCK), turning on Q5, reducing the time constant of the IC9b. This effectively comensates for even suttle phase fluctuation (jitter) of the input signal and protects the sound under processing from degrading its quality. X1 is disabled in order not introduce its output to the sound as a noise.

4. VCO

A modified Hartley oscillator consisting of Q2, Q4, C10, C21-23 and T10. Its free running frequency is at around 30MHz and veries between 27 and 48MHz as the D5 capacitance changes to the control voltage from the LPF. The oscillator is output via buffer (IC12c) to DSP2 (IC21) together with Xtal output. And also routed to DSP1 (IC32) by the data selector (ICs 11, 12) while the PLL is locked.

O Digital Audio Interface Format

The digital audio interface is compatible with EIAJ CP-340 format (called AES/EBU 2 Ch in the industry). The E660 data is formatted in CP-340 type II form I which is widely applied to DAT, and CD, etc. With this format each sample is represented in two words for R and L channels, each with a preamble at the head followed by a 4 bit auxiliary data, 20 bit audio data, validity flag, user flag, channel status and a parity bit, total 32 bit length. The channel status includes such information as emphasis, copy inhibit and sampling frequency that are verified on the E660 utility screen. 192 samples make up 1 block and sent as a block.

The CP-340 inhibits any modification on the channel status so that data coming in the digital audio interface format is echoed to the output together with the user flag. The means the E660 cannot changever the emphasis amount and cannot release the copy inhit. Positioning the E660 the uppermost stream enables it to overcome these limitations.

3. LPF

DSP 2 (IC21 pin36, 37) より出力される位相比較出力 を受け, VCO のコントロール電圧を発生します。 IC 9 bでは, その時定数が切り換わる様になっています。 外部からディジタルオーディオ信号が入力されていない 場合は (UNLOCK 状態), D IN(IC30), pin13より "H" が出力され, Q5 が OFF していますが, ディジタルオー ディオが入力されて, 一度, 同期がとれますと, (LOCK する), D IN(IC30)pin13より "L"が出力されて Q5 が ON し, その結果時定数が小さくなります。これは, 外 部からディジタルオーディオ入力の微妙な周波数変動 (ジッター)を除去し, 音質を改善するために設けられ ています。又, この時, X1による発振も停止し, 不要 なノイズによる音質劣下を防いでいます。

4. VCO

30MHz 帯の発振を行っています。Q2, Q4, C10, C23, T10, C22, C21, D5 で変形ハートレー回路を形成しています。

又,このうち,LPFから入力されたコントロール電圧により,D5の静電容量が変化し、27MHz~48MHz 迄周波数が変化します。

ここで得られた発振出力は IC12cによるバッファを通じ て X 1 による水晶発振と共に DSP 2 (IC21) へ入力され る一方 PLL が LOCK している時のみ, IC11, IC12から なるデータセレクタを通じて, DSP 1 (IC32) に入力さ れます。

◎ ディジタル・オーディオ・インターフェイス・フォー マットについて

E660には, ディジタルオーディオインターフェイスが 備っています。このフォーマットは EIAJ の CP-340に規 定されているもので俗に AES/EBU 2 Ch フォーマットと も呼ばれています。

E660では,CP-340中,タイプⅡ,フォーム I データフォー マットを採用していますが,これは,DAT,CD 等に採用 されており汎用性の高いフォーマットとなっています。 このフォーマットでは、1サンプルに2つのワードをも ち、夫々 Lch, R-ch が割り当てられます。1つのワード はワードの頭を示すプリアンブルと4 ビットのオキジャ リデータ,20ビット長のオーディオデータ,バリディティ フラグ,チャンネルステータス,パリティビットの計32 ビットから成り立っています。 このうち、チャンネルステータスは E660のユーティリ

ティ画面で確認出来る,エンファシス情報,コピー禁止 情報,サンプリング周波数情報等を含み,192サンプルで 1つのブロックをなし(192サンプル毎に)送られて来ま す。

チャンネルステータスは、原則として変更を禁じられて いるため、E660では、ディジタルオーディオインターフェ イスが入力された場合は、ユーザーフラグと共にすべて、 出力側にコピー転送しています。従って、E660にディジ タルオーディオインターフェースが入力された場合、エ ンファシスの切換、コピー禁止の解除は出来ません。但 し E660がディジタルオーディオの先頭になる場合は、 コピーは許可され、エンファシスも切換に応じたデータ が出力されます。

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OCT 1988

O Details (Digital Board) ◎ 詳細(デジタル基板) 6. D OUT IC31 6. D OUT (IC31)
1. CPU IC28 1. CPU (IC28)
Reads in the SW board and VR board through respective ports and calculates various parameters and feeds them to the I/Os listed in Section "Address Decoder". ポートを通じて入力される SW ボード, VR-1, 2ボー
ドの状態から,各種パラメータを計算し,第5項
ADDRESS DECODER に示す I/O に出力します。 		Mixes the 20 bit digital audio data from the DSP1 and 2
with the channel status from the CPU and
modulates/converts them to biphase signal in digital
audio interface format. 		DSP1,2によって処理された20ビット長のディジタル
オーディオ信号と,CPUによって作られたチャンネルス
テータスを混合し,ディジタルオーディオインターフェ
イスフォーマットに基づいたバイフェイズ信号に変調し
ます。
  1. Controller (IC19), ROMs A & B (ICs 16, 15), RAMs (ICs
    13, 14)
2. CONTROLLER(IC19), ROM A, B(IC16, 15), RAM(IC13, 14) 7. D IN IC30 7. D IN (IC30)
ROMs A (IC16) and B (IC15) contain the CPU
operational programs while the battery backed up
RAMs (ICs 13 and 14) hold memory value as well as
temporary working data. The controller (IC19)
interfaces ROMs and RAMs to the CPU and serves as
part of address decoder. 		CPU の動作用プログラムは, ROM A, B(IC15, 16) に
納められています。又, メモリーの値や, 一時作業用デー
タは, RAM(IC13, 14) に納められ, バックアップされ
ます。CONTROLLER(IC19) は CPU と ROM, RAM との
インターフェイス及びアドレスデコードの一部を分担し
ています。 		Demodulates incoming biphase digital audio data and
separates them into the audio data and channel status
and then feeds to DSP1. Checks PLL whether it is
locked or unlocked. If locked, delivers various timing
signals to somewhere in the circuits and places "L" at
pin 13 (UNLOCK), signaling the external device that the
PLL is now in unlock status. 		バイフェイズで送られてきたディジタルオーディオイン
ターフェイス信号をオーディオデータとチャンネルス
テータスに分離,復調しDSP1に送ります。又,PLL が
ロック状態にあるか,アンロック状態にあるかの判別を
し,ロック状態であれば各種のタイミングを出力し,又,
ロック状態であることを pin13(UNLOCK)を"L"に落
とし外部に知らせます。
3. LCD Timing IC8, IC10 3. LCD TIMING (IC8, IC10) 8. DSP1 IC32 8. DSP1 (IC32)
When the timer senses, through the output from the address decoder CPU accessing LCD, generates a WAIT signal for the CPU to keep its operation pace with sluggish LCD operation. LCD モジュールの動作速度が CPU に比べて遅いため
CPU が LCD をアクセスする際に, CPU に WAIT を発生
させる回路です。CPU の LCD アクセスは, アドレスデ
コーダから検出しています。 		Transfers data to and from DSP2 and DRAMs (IC22-27) and processes the signals at hand, under the control of the CPU. DSP 2, D-RAM(IC22~IC27)とデータの授受をして,
CPU からの制御信号に従って信号処理を行ないます。
9. LCD 9. LCD ASSY
4. CPU-D IO Interface IC19, IC20 4. CPU-D IO INTERFACE (IC19, IC20)
Adjusts the timing to allow the CPU to copy channel status from D IN to D OUT. D IN, D OUT 間のチャンネルステータスのコピーを CPU
が迅速に行なえる様に, タイミング調整を行ないます。 		Displays the data sent from the CPU.
In servicing the LCD always remember that a high voltage is charged at EL. 		CPU からの表示データを液晶に出力します。
このASSYにはEL用の高圧充電部がありますので感電に
注意して下さい。

5. Address Decoder

Maps the ROMs, RAMs, I/O, etc., on the CPU's phisical addresses. The table below lists the map of circuits which transfer data to or from the CPU.

Address Circuit IC Function
0000
۶
C7FF 		ROM A
ROM B 		IC16(even)
IC15(odd) 		CPU operation programs
C800
۶
FEFF 		RAM IC14(even)
IC13(odd) 		Temporary working area and preset memory
FF00
۶
FF7F 		Unuse
d
FF80
۶
FF8F 		LATCH IC34 • THRU, CH-A, B (LED)
• EMPHASIS, MUTE
FF90
{
FF9F 		D OUT IC30
  • Channel status output
  • Digital output modulator
FFA0
۶
FFAF 		DIN IC31
  • Channel status input
  • Digital input demodulator
FFB0 • Key scan output
FFC0
۶
FFDF 		DSP1 IC32 · Processes signals in cooperation with DSP2
  • Processes signals in
    cooperation with DSP2
LCD LCD ASSY Display output

5. ADDRESS DECODER

CPU の物理アドレス上に, ROM, RAM, I/O 等をマッ ピングしています。尚. CPU とデータの授受のある回 路のマップは、下表の様になります。

アドレス 回路 IC 名 機能
0000
$
C 7 FF 		ROM A
ROM B 		IC16(even)
IC15(odd) 		CPU 動作用のプログラム領域
C800
{
FEFF 		RAM IC14(even)
IC13(odd) 		一時的な作業及びプリセットメモ
リーの格納領域(バックアップ有)
FF00
ゲ 空き
FF7F
FF80
5
FF 8 F 		LATCH IC34 ・THRU, CH-A, BのLED
・EMPHASIS, MUTE
FF90
{
FF9F 		d out IC30 ・ディジタルアウト モジュレー
ター
FFA 0
{
FFAF 		D IN IC31 ・ディジタルイン ディモジュ
レーター
FFB 0
∫
FFBF 		LATCH IC33 ・キースキャン用出力
FFC 0
{
FFDF 		DSP 1 IC32
  • DSP 2 と共に信号処理を行なう
FFED
{
FFFF 		LCD LCD ASSY 表示出力

The Fig. A and Fig. B below show the same waveform with scope horizontal set at different timebase. Output at IC30 pin 4 on Fig. A will not appear when PLL is in unlock condition.

下の2枚は同一波形を時間軸をかえて観測したものです。但し、上から2番目のIC30pin4はUNLOOK時には出力されません。

Y axis for TP-1 channel is set at AC, 500mV/div. TP-1のみY軸はAC500mV/divで測定しています。

44.1kHz is fed to digital IN. ディジタル IN に44.1kHz を入力した時。

Page 12
CHECKING AND ADJUSTMENT 占権及び調整

ANALOG BOARD, DIGITAL I/O BOARD

Panel Settings

The following adjustments can be done with the panel settings described below except as noted.

INPUT PAD ANALOG :100%
DIGITAL I/O EMPHASIS : ON
THRU : ON(LED Lights
INPUT LEVEL A and B knobs : 0dB (center)
1. Source Voltages (VR23 Analog board)

1.1 Connect DC voltmeter to voltage check point(Fig. 1) and verify the reading against the table below While reading -3.5V(LCD), rotate the LCD CONTRAST(VR23) on the rear panel and verify the resulting voltages and proportional LCD contrast changes

"VOLTAGE CHECK" POINT
(on Analog board) 		VOLTAGE
+15V(ANALOG) ···· +15V±0.5V
—15V(ANALOG) … ー15V±0.5V
+5V(ANALOG) … +5V±0.25V
—5V(ANALOG) … -5V土0.25V
+5V(DIGITAL) … +5V±0.25V
-3.5V(LCD) -2V to -4.4V

アナログ基板その他

◎ パネル設定 (以下の調整に関して 注記したもの以外は下記の設定で 行います)

INPUT PAD ANALOG .................................... DIGITAL I/O EMPHASIS ······ ON THRU ……… ON (LED 貞灯) INPUT LEVEL A, Bつまみ ………………………………………………………………………………………………

1. 電源電圧確認 (VR23. アナログ基板)

1-1. ボルテージチェックのテストピン(Fig1)に DC 雷圧計を接続し 雷圧値が下表の範囲内にあるこ とを確認する。 下表の"-3.5V (LCD)"の電圧確認についてはリ ヤパネルトの"ICD CONTRAST"つまみ (VR23) を可変しながら、電圧値、LCD 表示の濃淡が、そ れに従って変化することを確認する。

"VOLTAGE CHECK" POINT
(アナログ基板上) 		電圧値
+15V (ANALOG) +15V±0.5V
-15V (ANALOG) -15V±0.5V
+ 5 V (ANALOG) + 5 V ± 0.25 V
- 5 V (ANALOG) - 5 V±0.25V
+ 5 V (DIGITAL) + 5 V ± 0.25 V
-35V(1CD) V から - 1 AV

  • 1.2 Connect a scope to CN8 Pin 2 (Analog board) and verify approx. 270 Vpp, 670Hz AC voltage for EL.
  • 2. Unicain and Level Meter Adjustments (VR21, VR22 Analog board)
  • 2.1 Feed CH-A UNBALANCE INPUT A(Standard jack) with a +4dBm, 1kHz sine.
  • 2.2 Connect CH-A UNBALANCE OUTPUT A(standard jack) to millivoltmeter and verify +4dBm±1.0dB reading.
  • 2.3 Adjust VR2 so that the "0dB" LED among the level meter LEDs lights
  • 2.4 For CH-B, repeat the above steps 2.1 to 2.4; use VR22.

  • 1-2. アナログ基板の CN8の2番ピンにオシロスコープ を接続する。約270Vpp. 約670HzのAC 電圧(EL 用電圧)が出ていることを確認する。
  • 2. ユニゲイン確認及びレベルメータ調整 (VR21, VR22, アナログ基板)
    • 2-1. CH-A のアンバランス入力ジャック (INPUT A) に + 4 dBm, 1 kHz のサイン波を入力する。
    • 2-2. CH-Aのアンバランス出力ジャック(OUTPUT A) に、ミリボルトメータを接続し、出力が+4 dBm ±1.0dBであることを確認する。
  • 2-3. VR21 (アナログ基板)を調整し、レベルメータの" 0 dB"の LED が点灯する様にする。
  • 2-4. 同様に、CH-B についても VR22にて調整する。

  • 3. Noise Level Adjustment(coarse) (VR19 Analog board) 3.1 Leave all the BALANCED and UNBALANCE inputs disengaged.
    • 3.2 Connect CH A(or B) UNBALANCE OUTPUT jack to millivoltmeter with the input mode set in IHF-A.
  • 3.3 Adjust VR19 so that the meter reads -76dBm (background noise) 3.4 Beconnect the meter to CH-B (or A) LINBALANCE
  • output and verify -76dBm or less reading.
  • 4. A/D Distortion Adjustment and Dynamic Range Verification (VR17, VR18 Analog board) Instrument required: Distortion meter (switch on all the filters if any)
  • 4.1 Feed CH-A UNBALANCE input with a 1kHz,
  • +16dBm, sine from the distortion meter generator.
  • 4.2 Connect CH-A UNBALANCE output to the distortion measuring terminal of the distortion meter
  • 4.3 Adjust VR17 for 0.01% or less reading.
  • 4.4 Reset the generator output of the distortion meter for -42dBm

  • 3 ノイズレベル調整(仮調整) (VR19. アナログ基板)
    • 3-1. CH-A. CH-Bのアンバランス. バランス入力ジャッ クに何も接続されていないことを確認する。
    • 3-2. CH-A (または CH-B) のアンバランス出力ジャッ クに、入力モード IHF-A のミリボルトメータを接 続する。
    • 3-3. VR19を調整してノイズレベルが-76dBm になる 様にする。
    • 3-4 もう一方のアンバランス出力ジャックに、ミリボ ルトメータを接続しなおし読みが-76dBm 以下で あることを確認する。
  • 4. A/D 歪率調整及びダイナミックレンジ確認 (VR17. VR18. アナログ基板)

  • 発振器より1kHz, +16dBm のサイン波を入力す
  • 4-2. CH-A のアンバランス出力ジャックに, 歪率計の 歪率測定端子を接続する。
  • 4-3 VR17を調整して歪率が0 01%以下になる様にする。
  • 4-4. CH-A のアンバランス入力ジャックに, 歪率計の 発振器より1kHz. -42dBm のサイン波を入力す る。

  • 4.5 Connect CH-A UNBALANCE output jack to millivoltmeter with the input mode set in IHF-A(AC noise meter). (Fig. 2)
  • 4.6 Connect the AC OUT of the millivoltmeter to the measuring terminal of the distortion meter.
  • 4.7 Verify 2.5% and less distortion on the meter.
  • 4.8 Repeat the steps 4.1 to 4.6 for the CH-B, using VR18
  • 4-5. CH-A のアンバランス出力ジャックに,入力モー ドが IHF-A に設定されたミリボルトメータ(AC ノイズメータ)を接続する。
  • 4-6. ミリボルトメータの"AC OUT"端子に歪率計の歪 率測完端子を接続する。
  • 4-7. この時の歪率が2.5%以下であることを確認する。 4-8. CH-B についても同様にステップ4-1から4-7を繰
    • り返し調整 確認をする。

*この調整では歪率計を使用します。歪率計にフィルタ があれば全て ON にすること。 4-1. CH-A のアンバランス入力ジャックに. 歪率計の

Page 13

5 D/A Distortion Adjustment and ROM Version Number Identification (VR20 Analog board)

5.1 Turn the switch off.

  • 5.2 Holding EQ and +, turn the switch on: the machine will enter test mode.
  • 5.3 Note the ROM version number being displayed on the LCD
  • 5.4 Feed CH-A LINBALANCE input with a 1kHz + 16dBm, sine from the distortion meter generator.
  • 5.5 Connect the AC OUT of the millivoltmeter to the measuring terminal of the distortion meter. Verify 2.5% and less distortion on the meter.
  • 5.6 Adjust VR20 so that distortion is 0.03% or less.
  • 5.7 Turn the power off. When turned on, the machine will be in the normal play mode.
  • 6. CMRR Adjustment (VR15, VR16 Digital I/O board) 6.1 Feed CH-A BALANCE input jack with balance (out of phase) +14dBm, 1kHz, sine signals.
  • 6.2 Connect CH A UNBALANCE output jack to millivoltmeter with the input mode set in IHF-A.
  • 6.3 Verify +14dBm±1.0dB reading on the meter. 6.4 Change input signal(balanced) to in-phase signal.
  • 6.5 Adjust VR15(Digital I/O board) for less than -
  • 60dBm noise on the meter 6.6 Repeat the steps 6.1 to 6.5 for CH B, using VB16.
  • 7. Noise Level Adjustment (Fine) (VR19 Analog board) 7.1 Repeat the steps described in 3. Noise Level Adjustment, using VR19, but for less than -76dBm reading

  • 5 D/A 歪率調整及びROMバージョン確認 (VR20 アナログ基板)
    • 5-1. 一日電源を切る。
    • 5-2 フロントパネルトの"FQ"と"+"を押しながら、再 度電源を入れなおし、テストモードに入る。
    • 5-3. LCD 上に ROM のバージョン・ナンバーが表示され るので確認する。
    • 5-4 CH-A のアンバランス入力ジャックに歪率計の発 振哭とり 1 kHa +16dBm のサイン波を入力する。 5-5. CH-A のアンバランス出力ジャックに歪率計の歪
  • 率測定端子を接続する。 5-6. VR20を調整して歪率が0.03%以下になる様にする。
  • 5-7. 電源をもう一度切り、何もせずに電源を入れ直し テストモードを解除する。
  • 6 CMRR 調整 (VR15 VR16 デジタル I/O 基板)
    • 6-1. CH-A のバランス入力ジャックに+14dBm, 1 kHz のサイン波をバランスにて、入力する。 6-2 CH-A のアンバランス出力ジャックに入力モード
    • が IHF-A に設定されたミリボルトメータを接続す る。
    • 6-3. 出力が+14dBm ±1.0dB であることを確認する。
    • 6-4 入力をバランス入力から同相入力にする。
    • 6-5 VP15 (デジタル I/O ボード) を調整し出力ノイズ レベルが-60dBm 以下になる様にする。 6-6. 同様に CH-B についてもステップ6-1から6-5を実
    • 行し VR16 (デジタル I/O ボード)を調整する。

7 ノイズレベル調整(最終調整)

(VR19. アナログ基板) 7-1. ステップ3-1から3-4 (ノイズレベル調整)を繰り 坂し VR19にて-76dBm 以下になる様に調整す

Digital Board Adjustments

  • © Test equipment required: Oscilloscope: Capable of handling 100 MHz or more Machine having digital output(OPTICAL or COAXIAL)
  • 1 DIGITAL INPUT Adjustment (VR3 Digital board) (Sampling frequency detecting adjustment)
  • 1.1 Apply a digital audio signal of 48kHz through optical cable or coaxial cable to DIGITAL IN or
  • 1.2 Set the oscilloscope to: V=5V/div H=50pc/div TRIGGER=SI OPE "-"
  • 1.3 Connect TRIG IN of the scope to TP-4 (trigger on the falling edge).
  • 1.4 Set the winer of VB3 approx. 30 degreeds counterclockwise from the center.
  • 1.5 Connect the scope to IC36 pin 9(or 13).
  • 1.6 Adjust VB3 for the waveform like the figure below.

デジタル基板

  • ◎ 小要治丁旦及び検査機 オシロスコープ (100MHz 以上) デジタル(OPTICAL か COAXIAL)OUT 装備の治具か製 H.
  • 1. デジタル IN 調整 (VR3, デジタル基板) (SAMPLING Freq. 検出調整)
    • 1-1 DIGITAL IN OPTICAL (又は COAXIAL) 端子に光 ケーブル(又は同軸ケーブル)を通して デジタ ルオーディオ信号48kHz を入力する。
    • 1-2 オシロスコープの設定を下記の様にする。 5 V/div 50ns/div TRIGGER SLOPE "-"
    • 1-3 オシロスコープのトリガーのプローブをTP-4に 接続する。
    • (立ち下がりでトリガーがかかる。) 1-4 VR3をあらかじめセンターより左(反時計回り)
    • に30度ほど回しておく。 1-5 オシロスフープのプローブをIC36の9番ピン(叉
    • は13番ピン)に接続する。
    • 1-6. VR3を調整して波形が下図の様になる様にする。

  • 2 VCO operating voltage adjustment (VR1 Digital board) (VCO VEE ADI)
    • 2.1 Set the scope as follows:
    • V=1V/div. H=50ns or 10 µs/div.
    • 2.2 Connect the scope to IC9 pin 1
    • 2.3 Adjust VR1 for 0V(+0V, -0.2V) on the scope
  • 3 VCO adjustment (VB2 Digital board) 3.1 Set the scope as follows: V=1V/div. H=50ns or 10us/div.
  • 3.2 Connect the scope to IC9 pin 5.
  • 3.3 Adjust VR2 for 2.5±0.2V on the scope.

  • 2. VCO 動作電圧調整(VR1. デジタル基板) (VCO VEE ADI)
  • 2-1. オシロスコープの設定を下記の様にする。
  • 1 V/div. 50ns~10 \mu s/div
  • 2-2 オシロスコープのプローブを IC9の1番ピンに接 続する。
  • 2-3. VR1を調整して0V(+0V,-0.2V)になる様 にする。
  • 3. VCO 調整(VR2. デジタル基板)
    • 3-1 オシロスコープの設定を下記の様にする。 1 V/div, 50ns~10 \mu s/div
    • 3-2. オシロスコープのプローブを IC9の5番ピンに接
    • 続する。
    • 3-3. VR2を調整して2.5V±0.2V になる様にする。

Ъ.

Page 14

TEST MODE

should be turned on.

TEST MODE 1

While pressing +/- and ENTER keys, turn the switch on. The unit will enter test mode 1, displaying the following menu

1~3のテストがあり、テンキー入力により各項日のテスト にけいります

テストモード1(動作チェック・モード)

"+/-" キーと"ENTER" キーを押しながら電源を入れる

ことにより、テストモードにはいります。

1. LCD

1. LCD テスト 1-1. Enter 1 from the tenkey: All the dots on the display

1-1. テンキーにて"1"を入力すると全ドッドが点灯しま す。

テストチード

1-2. Press ENTER: All the dots should be cleared 1-2. "ENTER"の入力により全ドッドが消えます。

1-3. Press ENTER: The display return back to the menu 1-3. 再度"ENTER"を押すと、セレクト画面に戻ります。

2 Switch

2 SW 7 7 6

2-1. Key in 2: The display will show "SW" as shown below.

The program is ready to test the switches on the right of the top panel.

★パネルの右側の SW のみの検査です。

  • 2-2. Press the keys one by one: A character representing a switch name will appear on the display. Example: Pressing + then EQ will be identified as below.
  • 2-2. 例えば"+"と"EQ"のキーを押すと下図の様に表 示されます。

The LED THRU will light upon pressing 9. The display will lock like below when all switches are pressed. The LED will also go off.

2-3. Press ENTER and the display returns back to the 2-3. 再度"ENTER"を押すと、セレクト画面(メニュー menu. 画面)に戻ります。

Hook MIDI IN to MIDI OUT on the unit. セット
Connect MIDI THRU to a unit which can receive MIDI • MIDI ケーブルで、MIDI INとOUTを接続してください。
program change. • MIDI THRU から MIDI プログラムチェンジを受ける製品
(Set the receiver for CMNI ON or set its MIDI channel to の MIDI IN に接続してください。
1.) *OMNI ON または MIDI チャンネル1にして下さい。
NOTE: MIDI IN-OUT test can be done without MIDI 注)THRU を接続していなくても、IN と OUT のチェックは
THRU connection. できます。
3-1. Press 3 key and the display will show: 3-1."3"を押すと下図の様に表示されます。
If the receiver is connected, its program number
  • MIDI IN と OUT を接続した後に"3"キーを押す
will be set to 1. Or may not be set to 1 if program と"MIDI OK"と表示され、THRU に接続された
change number and memory number are set at 製品のプログラムナンバーが1になります。
  • *プログラム・チェンジ・ナンバーとメモリー・
    • different number. ナンバーの組合せの設定がちがうと1にならな
    If error, the display will show: い時もあります。

    3. MIDI テスト

    • つながずに"3"キーを押すと下図の様に表示さ れます。これはエラー画面です。

    3-2 再度"FNTER"を押すと セレクト画面に戻ります。

    3-2. Press ENTER and the display return back to the menu

    To exist the test mode, turn the power off.

    電源を切ることにより、テストモードから抜けます。

    Test Mode 2

    3 MIDI

    Hook MIDI IN to MIDI OUT on the unit.

    - ROM revision number identifying and analog adjusting mode -

    While pressing EQ and + keys, turn the power on. The display will show the following start-up screen while indicating the ROM program version number for 2 seconds at V*.. V**.

    (ROM バージョン確認、アナログ調整モード)

    "EQ"キーと"+"を押しながら電源を入れるとテストモー ドに入ります。 画面の右下にバージョン・ナンバーが表示されます。(約2秒)

    The unit stays in the mode as long as it is fed with power.

    •このモードに入りますと、平常動作と異なります。平常動 作に戻すには、もう一度電源を切りなおしてください。

    Page 15

    View from component side

    60 61 62

    SW21

    SW22

    SW23

    SW24

    0-------------------------------------

    6____

    0+0

    Page 16

    10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 -38 aa ANALOG BOARD

    ASSY 7414640000

    (pcb 22920587)

    View from component side

    Page 17

    E-660

    Page 18

    Page 19

    K

    р

    E-660

    DIGITAL BOARD (SN920500-920999) ASSY 741641001 (pcb 2292058601) *See "CHANGE INFORMATION". DIGITAL BOARD (SN920500-UP) *変更案内参照のこと View from component side ASSY 741641001 (pcb 2292058601) Fig. 3 99999990, 98 — Jumper x 1 --------------------------------------線材にて接続 ALA DE DEL 000000000 200 ...... 84153 1122 6162 R53 0+ ..... ...... A HIGS .......... .... ....................................... 4 0 0 0 ×—Cut Trace x 1 0 0 パターンカット View from component side Fig. 4

    View from foil side

    Page 20

    IC DATA

    Page 21

    CHANGE INFORMATION

    Software Revision

    --------------------------------------

    To identify ROM version number, Press and hold "EQ" and "+", turn the power on. The display will show ROM version number. To leave this mode, turn the power off once and on again.

    R 0 М バ _ ジ Ξ ン ア ッ ブ

    変更室内

    バージョン・チェック
    プログラムのバージヨンは, ROM の上のラベルに表示
    されていますが、以下の方法でも確認することができま
    す。
    "EQ"と"+"の両方のボタンを押しながら電源を入れ
    る。LCD 上に ROM のバージョン・ナンバーが表示され
    るので確認する。電源を一旦切り、電源を入れなおし通
    常モードにもどる。
    ROM A (IC16 on Digital board) ROM B (IC15 on Digital board)
    Ver.
    バージョン     		EFF. SN.
    実施製番     		DESCRIPTION 内容
    1.01 910100-910129
    1.02 910130-920499 When PLL becomes asynchronous (UN-
    LOCK) with external input signal, an
    abnormal signal (thump) will be de-
    veloped. Ver. 1.02 reduces this noise.     		デジタル IN からの信号に同期して内部が
    動作している状態から,その同期がはずれ
    た場合 (アンロック状態)に爆発音が出る。
    この音を小さくする為。
    1.03 (Replacement
    only)
    (補修用のみ)     		Correction of on incorrect spelling on
    LCD display
    "Parametlic" to "Parametric"
    (wrong) (correct)     		ディスプレイ表示のスペル誤り訂正
    Parametlic→Parametric
    (誤) (正)
    2.00 920500-Z941199 Thump described above is eliminated
    with this revised software. Also the
    muting operation of the thump elimi-
    nating relay is speeded up by a hard-
    ware modification on digital board. See
    Figs. 3 and 4 (page 19).
    NOTE: Incompatible with ROMs of Ver.
    1.02 and below.     		デジタル IN からの信号に同期して内部が
    動作している状態から,その同期がはずれ
    た場合(アンロック状態)に爆発音が出る。
    この音を防止する為。
    (爆発音防止用リレーのミューティング動
    作のスピードアップ化の為にデジタル基
    板のハードも変更。19頁の Fig. 3, Fig. 4
    参照。この為以前の ROM と互換性は有
    りません。)
    2.01 Z941200-UP (Same as Ver. 1.03)
    Correction of an incorrect spelling on
    LCD display
    "Parametlic" to "Parametric"
    (wrong) (correct)     		(内容は Ver. 1.03と全く同じ。)
    ディスプレイ表示のスペル誤り訂正
    Parametlic→Parametric
    (誤) (正)
    • ROM A/B replacement considerations
    • ROMs A and B must be of the same version
    • Digital board may require the ROMs of a version. See Table below.
    • The factory makes Ver. 1. ** and Ver. 2. * able for replacement. When replacing, contable below before ordering.
    		ersion.
    of a specific
    . 2. ** avail-
    , consult the
    • ROM A, B 交換時の注意
    • ROM A と ROM B はペアで必ず同じバージョンのものを使用してください。
    • デジタル基板は新旧 2 種類あり、それぞれに対応するROM バージョンが有りますので注意してください。
    • 補修用 ROM (A, B) には Ver. 1. **と Ver. 2. **の2 タイプが有ります。交換時には下記に従って下さい。
    Serial No. Digital Board PCB Note 注
    910100-920499 Pcb 2292058600 Use Ver. 1.** for replacement.
    ROM A······(15449147)
    ROM B ····· (15449148)     		補修用として Ver. 1 * * タイプを
    使用すること。
    ROM A(15449147)
    ROM B(15449148)
    920500-up pcb 2292058601-up Use Ver. 2.** for replacement
    ROM A(1544914701)
    ROM B(1544914801)     		補修用として Ver. 2. * * タイプを
    使用すること。
    ROM A(1544914701)
    ROM B(1544914801)
    🗌 Digital Board Layout

    🗌 デジタル基板パターン変更

    EFF. SN
    実施製番     		PCB No. Notes 注
    910100-920499 Pcb 2292058600 Pattern cuts and surface mounting
    are made as shown in Figs. 1 and 2
    (page 18).
    Reason: To match the data transfer
    timing between D IN and D OUT.     		初期ロット (SN910100) から Fig. 1,
    Fig. 2 の裏付, パターンカット修正が
    されています。(18頁の Fig. 1, Fig. 2
    参照)
    理由:DIN, DOUT 間のデータのやり
    とりのタイミング調整の為
    920500-920999 pcb 2292058601 Rework of the PCB (pcb 2292058600)
    and relayout of the pattern to
    accommodate the above mentioned
    parts and pattern cuts.
    Pattern cut (1) and addition of jum-
    per wires (Fig.s 3 and 4 (page 19)).
    Reason: To accommodate ROMs A
    and B of Ver. 2.00.     		pcb 2292058600 の裏付, パターンカッ
    トを無くす為のパターン変更 (pcb
    2292058600 に上記裏付したものと全
    く同じです。)
    パターンカット1ヶ所, ジャンパー線
    追加 (19頁の Fig. 3, Fig. 4 参照)
    理由: ROM A, B を Ver 2.00 にバージ
    ヨンアップする為
    Z941000-UP pcb 2292058602 Rework of the PCB (pcb 2292058601)
    and relayout of the pattern to
    accommodate the above mentioned
    jumpers and pattern cut.     		pcb 2292058601 のパターンカット,
    ジャンパー線追加を無くす為のパター
    ン変更

    EFF, SN 910180-UP REASON; To eliminate radiowave interference

    Add stand-off

    Provide a hole with ground land beside RM1 at the center of the digital board. The ground path is connected to the shield chassis through the stand-off. EFF, SN 910180-UP REASON; To eliminate radiowave interference

    🗌 XLR 用シールドカバー(225-272)追加

    実施製番 910180 以降 理由:電波対策の為

    □ 長ナット追加

    デジタル基板中央部 RM1 の横に穴を追加しシールド シャーシとの間を長ナットで接続した。 実施製番 910180 以降 理由:電波対策の為

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