MC14012B
B−Suffix Series CMOS Gates
The B Series logic gates are constructed with P−Channel and
N−Channel enhancement mode devices in a single monolithic
structure (Complementary MOS). Their primary use is where low
power dissipation and/or high noise immunity is desired.
Features
• Supply Voltage Range = 3.0 Vdc to 18 Vdc
• All Outputs Buffered
• Capable of Driving Two Low−Power TTL Loads or One Low−Power
Schottky TTL Load Over the Rated Temperature Range
• Double Diode Protection on All Inputs
• Pin−for−Pin Replacements for Corresponding CD4000 Series B
Suffix Devices
• Pb−Free Packages are Available*
MAXIMUM RATINGS (Voltages Referenced to V
Symbol Parameter Value Unit
V
Vin, V
Iin, I
P
T
T
T
Maximum ratings are those values beyond which device damage can occur.
Maximum ratings applied to the device are individual stress limit values (not
normal operating conditions) and are not valid simultaneously. If these limits are
exceeded, device functional operation is not implied, damage may occur and
reliability may be affected.
1. Temperature Derating:
Plastic “P and D/DW” Packages: – 7.0 mW/C From 65C To 125C
DC Supply Voltage Range −0.5 to +18.0 V
DD
Input or Output Voltage Range
out
out
D
A
stg
L
(DC or Transient)
Input or Output Current
(DC or Transient) per Pin
Power Dissipation, per Package
(Note 1)
Ambient Temperature Range −55 to +125 °C
Storage Temperature Range −65 to +150 °C
Lead Temperature
(8−Second Soldering)
)
SS
−0.5 to VDD + 0.5 V
±10 mA
500 mW
260 °C
http://onsemi.com
MARKING
DIAGRAMS
14
PDIP−14
P SUFFIX
CASE 646
SOIC−14
D SUFFIX
CASE 751A
SOEIAJ−14
F SUFFIX
CASE 965
A = Assembly Location
WL, L = Wafer Lot
YY, Y = Year
WW, W = Work Week
MC14012BCP
AWLYYWW
1
14
14012B
AWLYWW
1
14
MC14012B
AWLYWW
1
ORDERING INFORMATION
See detailed ordering and shipping information in the package
dimensions section on page 2 of this data sheet.
This device contains protection circuitry to guard against damage due to high
static voltages or electric fields. However, precautions must be taken to avoid
applications of any voltage higher than maximum rated voltages to this
high−impedance circuit. For proper operation, V
to the range V
Unused inputs must always be tied to an appropriate logic voltage level
(e.g., either V
*For additional information on our Pb−Free strategy and soldering details, please
download the ON Semiconductor Soldering and Mounting Techniques
Reference Manual, SOLDERRM/D.
Semiconductor Components Industries, LLC, 2005
February, 2005 − Rev. 6
(Vin or V
SS
or VDD). Unused outputs must be left open.
SS
) VDD.
out
and V
in
should be constrained
out
1 Publication Order Number:
MC14012B/D
MC14012B
MC14012B
Dual 4−Input NAND Gate
1
OUT
A
2
IN 1
A
3
IN 2
A
4
IN 3
A
IN 4
A
6
NC
V
7
SS
NC = NO CONNECTION
14
13
12
11
105
V
DD
OUT
B
IN 4
B
IN 3
B
IN 2
B
IN 1
9
B
8
NC
10
11
12
2
3
4
1
5
9
13
NC = 6, 8
V
= PIN 14
DD
V
= PIN 7
SS
Figure 1. Pin Assignment Figure 2. Logic Diagram
ORDERING INFORMATION
Device Package Shipping
MC14012BCP PDIP−14 500 Units / Rail
MC14012BCPG PDIP−14
500 Units / Rail
(Pb−Free)
MC14012BD SOIC−14 55 Units / Rail
MC14012BDG SOIC−14
55 Units / Rail
(Pb−Free)
MC14012BDR2 SOIC−14 2500 Units / Tape & Reel
MC14012BDR2G SOIC−14
2500 Units / Tape & Reel
(Pb−Free)
MC14012BFEL SOEIAJ−14 2000 Units / Tape & Reel
MC14012BFELG SOEIAJ−14
2000 Units / Tape & Reel
(Pb−Free)
†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging
Specifications Brochure, BRD8011/D.
†
http://onsemi.com
2
MC14012B
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
ELECTRICAL CHARACTERISTICS (Voltages Referenced to V
V
Characteristic
ОООООООО
Output Voltage “0” Level
V
= VDD or 0
in
ОООООООО
“1” Level
V
= 0 or V
in
ОООООООО
DD
Input Voltage “0” Level
(V
= 4.5 or 0.5 Vdc)
ОООООООО
O
= 9.0 or 1.0 Vdc)
(V
O
ОООООООО
(V
= 13.5 or 1.5 Vdc)
O
“1” Level
(V
= 0.5 or 4.5 Vdc)
O
ОООООООО
= 1.0 or 9.0 Vdc)
(V
O
ОООООООО
(V
= 1.5 or 13.5 Vdc)
O
Output Drive Current
(V
= 2.5 Vdc) Source
OH
ОООООООО
ОООООООО
ОООООООО
(V
OH
(V
OH
(V
OH
= 4.6 Vdc)
= 9.5 Vdc)
= 13.5 Vdc)
(VOL = 0.4 Vdc) Sink
(V
= 0.5 Vdc)
OL
ОООООООО
(V
OL
= 1.5 Vdc)
Input Current
Input Capacitance
(V
= 0)
in
ОООООООО
Quiescent Current
(Per Package)
ОООООООО
Total Supply Current (Notes 3, 4)
(Dynamic plus Quiescent,
ОООООООО
Per Gate, C
= 50 pF)
L
Symbol
ÎÎ
V
OL
ÎÎ
V
OH
ÎÎ
V
IL
ÎÎ
ÎÎ
V
IH
ÎÎ
ÎÎ
I
OH
ÎÎ
ÎÎ
ÎÎ
I
OL
ÎÎ
I
in
C
in
ÎÎ
I
DD
ÎÎ
I
T
ÎÎ
DD
Vdc
Î
5.0
10
15
Î
5.0
10
Î
15
5.0
Î
10
Î
15
5.0
Î
10
Î
15
5.0
Î
5.0
Î
10
15
Î
5.0
10
Î
15
15
−
Î
5.0
10
Î
15
5.0
10
Î
15
Min
Î
Î
4.95
9.95
Î
14.95
Î
Î
3.5
Î
7.0
Î
11
– 3.0
Î
– 0.64
Î
– 1.6
– 4.2
Î
0.64
1.6
Î
4.2
Î
Î
ООООООООООООООО
− 55C
−
−
−
−
−
−
−
−
−
−
−
SS
)
Max
Î
0.05
0.05
0.05
Î
Î
1.5
Î
3.0
Î
4.0
Î
Î
Î
Î
Î
Î
± 0.1
Î
0.25
0.5
Î
1.0
Min
ÎÎ
−
−
−
ÎÎ
−
4.95
−
9.95
ÎÎ
−
14.95
−
ÎÎ
−
ÎÎ
−
−
−
−
−
−
−
−
−
−
−
3.5
ÎÎ
7.0
ÎÎ
11
– 2.4
ÎÎ
– 0.51
ÎÎ
– 1.3
– 3.4
ÎÎ
0.51
1.3
ÎÎ
3.4
−
−
−
ÎÎ
−
−
ÎÎ
−
IT = (0.3 A/kHz) f + IDD/N
I
= (0.6 A/kHz) f + IDD/N
T
= (0.9 A/kHz) f + IDD/N
I
T
25C
Typ
(Note 2)
Î
0
0
0
Î
5.0
10
Î
15
2.25
Î
4.50
Î
6.75
2.75
Î
5.50
Î
8.25
– 4.2
Î
– 0.88
Î
– 2.25
– 8.8
Î
0.88
2.25
Î
8.8
±0.00001
5.0
Î
0.0005
0.0010
Î
0.0015
Max
ÎÎ
0.05
0.05
0.05
ÎÎ
−
−
ÎÎ
−
1.5
ÎÎ
3.0
ÎÎ
4.0
−
ÎÎ
−
ÎÎ
−
−
ÎÎ
−
ÎÎ
−
−
ÎÎ
−
−
ÎÎ
−
± 0.1
7.5
ÎÎ
0.25
0.5
ÎÎ
1.0
Min
Î
−
−
−
Î
4.95
9.95
Î
14.95
−
Î
−
Î
−
3.5
Î
7.0
Î
11
– 1.7
Î
– 0.36
Î
– 0.9
– 2.4
Î
0.36
0.9
Î
2.4
−
−
Î
−
−
Î
−
125C
Max
Î
0.05
0.05
0.05
Î
Î
Î
Î
Î
Î
Î
Î
Î
Î
± 1.0
Î
Î
2. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
3. The formulas given are for the typical characteristics only at 25C.
4. To calculate total supply current at loads other than 50 pF:
) = IT(50 pF) + (CL − 50) Vfk
I
T(CL
where: I
gates per package.
is in A (per package), CL in pF, V = (VDD − VSS) in volts, f in kHz is input frequency, and k = 0.001 x the number of exercised
T
1.5
3.0
4.0
7.5
15
30
Unit
Î
Vdc
Î
−
Vdc
−
Î
−
Vdc
Î
Î
Vdc
−
Î
−
Î
−
mAdc
−
Î
−
Î
−
−
Î
−
mAdc
−
Î
−
Adc
−
pF
Î
Adc
Î
Adc
Î
http://onsemi.com
3
Loading...