National Semiconductor DS90CP04 Technical data

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DS90CP04 4 × 4、低消費電力、2.5Gb/s、LVDS デジタル・クロスポイント・スイッチ

2004 年 1 月

converted to nat2000 and removed application division saying TBD

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correct pkg added, format errors corrected (JFG)

new datasheet to be created by RRD)

ds200287

11800

23900

33020

20010301

DS90CP04

4 ×4、低消費電力、2.5Gb/s、LV DS デジタル・クロスポイント・スイッチ

DS90CP04

4 × 4、低消費電力、2.5Gb/s、LV DS デジタル・クロスポイント・スイッチ

概要

DS90CP04 は 4 ×4 のデジタル・クロスポイント・スイッチです。効率よく基板レイアウトが行えるように入力端子と出力端子をパッケージの対向両辺に配置しています。低電圧差動信号(LVDS) 技術を採用し、低消費電力と高速動作の両立を実現しています。データ・パスは、ノイズを抑えるために入力から出力まですべて差動回路で構成されています。ノン・ブロッキング・アーキテ

クチャ方式により、任意の入力ビットから任意の出力ビット ( 単出

力または複数の出力 ) への接続が可能です。スイッチ・マトリックスとして 4 組の差動 4:1 マルチプレクサを内蔵しています。各マルチプレクサには 4 入力系統がすべて接続されており、任意の

出力チャネルから任意の 1 入力系統を出力できます。DS90CP04 の各出力ペアは、それぞれが独立して最高 2.5Gbit/s で動作しま

す。

MODE 端子によって、制御が容易なシリアル制御インタフェース、または構成選択ポートを切り替えられます。シリアル制御インタフェースを用いると、全出力に対する新規のスイッチ構成情報を

単一のロード・コマンドによって一度に更新できます。直接構成ポートを使用すると、SEL0/1 端子の論理レベルでデコードされた

情報にもとづき、出力の構成を直接変更できます。

特長

■ 2.5Gbps の完全差動データ・パス

■ノン・ブロッキング・アーキテクチャ

■ 任意の入力からのブロードキャスト

■ 対向両辺に配置された端子配置

■ 大規模スイッチ・アレイへの拡張が可能

■ LVDS/BLVDS/LVPECL/2.5V-CML 入力レベルに対応

■ TRI-STATE LVDS 出力

■読み出し可能なシリアル制御インタフェース

■ 2 段階のレジスタ書き込み

■＋2.5V 単一電源

■ 低消費電力、2.5Gb/s で575mW (typ)

■リードレス LLP-32 パッケージ ( 本体サイズ6 ×6mm)

■アドバンストCMOS プロセス技術で製造

updated limits (LMS)

changed datasheet title in pid source to match document title

Removed preliminary. Removed old CP44 pin names and replaced with updated CP04 pin names. Removed TBD from jitter note in AC table.

removed incorrect artwork, included correct order numbers, and changed all references from Vss to GND. No limit changes (LMS)

removed duplicate colspec from thead in table 3

DS90CP04

機能ブロック図

20021023

機能ブロック図 ( つづき)

DS90CP04

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ピン配置図

DS90CP04

Order Number DS90CP04TLQ, DS90CP04TLQX (Tape and Reel)

See NS Package Number LQA32A

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端子説明

端子名端子番号入出力、タイプ説明

各マルチプレクサに共通の差動入力

DS90CP04

IN1 ＋ IN1 − IN2 ＋ IN2 − IN3 ＋ IN3 − IN4 ＋ IN4 −

差動スイッチ出力

OUT1 ＋ OUT1 − OUT2 ＋ OUT2 − OUT3 ＋ OUT3 − OUT4 ＋ OUT4 −

デジタル制御インタフェース

SCLK 6 I, LVCMOS SI から入力されるプログラミング・データをラッチする制御クロックです。 SCLK は

SI / SEL1 7 I, LVCMOS スイッチ構成を指定するプログラミング・データ入力です。データは SCLK の立ち上がり

SEL0 5 I, LVCMOS スイッチ構成を指定するプログラミング・データです。

CSO

RSO

CSCLK

RSCLK

LOAD 22 I, LVCMOS LOAD 信号が HIGH のときSCLK をLOW から HIGHに遷移させると、デバイスは

MODE 23 I, LVCMOS MODE が LOW のときSCLK 入力はアクティブとなり、バッファされた SCLK 信号が

POWER

GND 4, 20, 21,

1, 8, 17, 24 I, Power V

DAP

I, LVDS 反転および非反転差動入力

O, LVDS 反転および非反転差動出力。IN1 ±、IN2 ±、IN3 ±、IN4±の任意の差動ペアを

O, LVCMOS MODE がLOW のとき、シリアル・チェーンの次段のデバイスに向けて、コントロール・

O, LVCMOS MODE がLOW のとき、これら端子からは制御クロックSCLK をバッファしたクロック信

I, Power LVDSとCMOS 回路のグラウンド基準です。LLP-32 パッケージの下面には DAP があ

OUT1 ±から出力可能

OUT2 ±から出力可能

OUT3 ±から出力可能

OUT4 ±から出力可能

0MHz から 100MHz に対応しています。デバイスにアクセスするときのみ、SCLK にク

ロック・パルス列を与えてください。プログラミング完了後は、高速差動データ・パスに

対するノイズ混入を防ぐため、 SCLK は論理 LOW に保持してください。

クロックで内部バッファ・レジスタにラッチされます。

データが CSO(RSO) からシフト出力されます。 CSO(RSO) から出力されるコントロール・データは SI に入力されたデータと同じですが、デバイスのコラム ( ロー )・アドレスは内

部で 1 ずつ減算されて、チェーンの次段のデバイスに伝達されます。CSO(RO) は SCLK の立ち上がりエッジに同期して出力されます。

号が出力されます。カスケード接続したシリアル制御バスで、CSCLK(RSCLK) はシリ

アル・チェーンの次段のデバイスに対するクロックとして使用します。

ロード・レジスタに書き込まれているプログラミング・データを構成レジスタに転送します。このタイミングで全出力端子は新規のスイッチ構成に切り替わります。 LOAD 信号は1

SCLK サイクルのみ HIGH にしてください。 LOAD 信号をHIGH のまま保持すると構成レジスタへの転送が繰り返し発生します。

CSCLK/RSCLK 端子から出力されます。MODE が HIGH のとき、SCLK 信号はレジスタ回路と内部ステート・マシンから切り離されます。 MODE が LOW になるまで内部レジスタ側から見た場合、負論理状態になっています。

は2.5V ±5％です。 4 個以上の低ESR 0.01μF のバイパス・コンデンサをVDDと

GND 間に接続してください。

り金属コンタクトが露出しています。DAP はデバイスの主となるグラウンドになります。最

適な AC および熱性能を得るため、4 個以上のビアでグラウンド層に接続してください。

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シリアル・インタフェース真理値表

LOAD MODE SCLK 生じる動作

00LHSI端子の現在のレベルが入力シフト・レジスタにクロック転送されます。 0 1 LH SCLK 入力を内部レジスタおよび内部ステート・マシン入力から切り離します。 MODE が

再び LOW になるまで RSCLKとCSCLK には LOW が出力されます。下記の「構成選択真理値表」を参照してください。

LH 0 X 最後の有効フレームから OUT1 〜OUT4 構成情報をロードします。ロード・レジスタの内

容は構成レジスタに転送されます。スイッチ構成は SCLK 入力とは非同期に更新されます。

1 1 LH SCLK 入力を内部レジスタおよび内部ステート・マシン入力から切り離します。 MODE が

再び LOW になるまで RSCLKとCSCLK には LOW が出力されます。下記の「構成選択真理値表」を参照してください。

構成選択真理値表

MODE SEL1 SEL0 生じる動作

0XXSEL0/1端子は構成選択モードでのみ機能します。以下を参照してください。 100分配 : IN1 - OUT1 OUT2 OUT3 OUT4 101分配 : IN2 - OUT1 OUT2 OUT3 OUT4 110冗長 : IN1 - OUT1 OUT2、IN3 - OUT3 OUT4 111対向接続 : IN1 - OUT1、IN2 - OUT2、IN3 - OUT3、IN4 - OUT4

DS90CP04

LH: LOW から HIGH への遷移 ( 立ち上がりエッジ ) X: ドント・ケア

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構成選択真理値表( つづき)

DS90CP04

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FIGURE 1. DS90CP04 Configuration Select Decode

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