XILINX XCR3384XL User Manual
0
R
XCR3384XL :
DS024 (v2.0) 2006 年 3 月 31 日
0
特長
• 低電力 3.3V で 384 個の マクロ セ ル CPLD
ピン間のロジッ ク遅延 : 7.0ns
•
最大システム周波数 : 135MHz
•
•384
•
•3.3V
•
• 高速 ISP プログ ラ ミ ング タイム
• 追加 I/O のポート イネーブル ピン
• インダスト リアル グレード電圧範囲で 2.7V 〜 3.6V
•
• セキ ュ リ ティ ビ ッ ト による不正ア クセス防止
• アーキテクチャの詳細は、『CoolRunner™ XPLA3 ファ ミ リ
個のマクロセル (9,000 個の利用可能なゲート )
小規模なフッ トプ リ ン ト パッケージ
-144 ピン TQFP (118 個のユーザー I/O)
-208
-256
-324
ピン PQFP (172 個の ユーザー I/O)
ボール FBGA (212 個のユーザー I/O)
ボール FBGA (220 個のユーザー I/O)
システム用に最適化
- 超低消費電力
- 標準スタンバイ電流 ＝ 25℃ で 18µA
-3.3V
コア供給で 5V トレラント I/O ピン
- 高度な 0.35µ 5 層メ タル EEPROM プロセス
- Fast Zero Power™ (FZP) CMOS デザイン テクノロジ
-3.3V PCI 電気的仕様に準拠する出力 ( すべての入力
I/O に内部ク ランプ ダイオードはない )
または
高度なシステム機能
- インシステム プログ ラ ミ ング
-
入力レジス タ
- 予想可能な タ イ ミ ング モデル
- 各フ ァンクシ ョ ン ブロ ッ クに最大 23 クロック
- デザイン変更時の優れたピン固定機能
- IEEE 1149.1 バウンダリ スキ ャン (JTAG) を
完全サポー ト
-4 つの グ ロ ーバル クロック
- 各フ ァンクシ ョ ン ブロ ッ クに 8 個の P-term 制御項
各出力でスルー レートをプロ グ ラ ム可能
データシート』 (DS012) を参照
384
14
Product 製品仕様
個のマクロセル CPLD
フ ァ ミ リの概要
CoolRunner™ XPLA3 XCR3384XL デバイスは 3.3V で 384 個
のマ クロ セルを持つ
ジック ソ リ ューシ ョ ンを必要とする低電力 アプ リ ケーシ ョ ンを
ターゲッ ト とするデバイス です。
ロックでは、
延は、 最大システム周波数 135MHz で 7.0ns となります。
CPLD であ り 、 最先端のプロ グラマ ブル ロ
合計 24 個のフ ァン クション ブ
9,000 個 のゲー ト が 使用可能 です。 ピン間の伝播遅
Fast Zero Power を採用 し た TotalCMOS
デザ イン テク ノロジ
CoolRunner XPLA3 CPLD は、 プロセス テクノロジおよびデザ
テ クニッ クの両方において、 TotalCMOS™ ソリューション
イン
を提供し ます。
用するのではな く 、
ンプ リ メ ン ト し ます。 CMOS ゲー ト をこ の よ うに インプ リ メン
トすることにより、ザイ リンクスの
させるとパフォーマンスも低下するという概念を覆し、高パ
フ ォ ーマ ン ス と 低消費電力 が共に実現可能に な り ま し た。
XCR3384XL TotalCMOS CPLD での周波数と ICC の関係 (3.3V
で 25℃ の場合で、 16 ビッ ト アップ/ダウン カウンタを使用した
) を示す図 1 および表 1 を参照して くだ さ い。
測定値
このフ ァ ミ リ は、 従来のよ う にセンス アンプを使
CMOS ゲート をカスケ ード接続して 積和をイ
CPLD では、消費電力を低下
280
240
200
(mA)
160
CC
120
Typical I
80
40
0
0 20 40 60 80 100 120 140
Frequency (MHz)
DS024_01_061802
図 1 : 標準的な I
表 1 : 標準的な I
周波数 (MHz)
標準的な I
© 2006 Xilinx, Inc. All rights reserved.すべての Xilinx の商標、 登録商標、 特許、 免責条項は、 http://www.xilinx.co.jp/legal.htmにリス トされています。 その他すべての
商標および登録商標は、 それ ぞれの所有者が所有し ています。 すべ ての仕様は通知なし に変更される可能性があります。
と周波数の関係 (VCC = 3.3V、 25℃)
CC
0 1 10 20 40 60 80 100 120 140
CC
(mA)
0.018 2.2 24.4 42.4 82.6 123.0 155.6 187.8 227.5 258.1
と周波数の関係 (VCC = 3.3V、 25℃)
CC
DS024 (v2.0) 2006 年 3 月 31 日 www.xilinx.co.jp 1
Product
製品仕様
XCR3384XL : 384 個のマクロセル CPLD
0
0
0
0
30
0
50
60
0
80
90
00
0.51.52.5.54.5
s
)
)
)
2
R
推奨動作条件 での DC 電気特性
(1)
シンボル パラ メータ テス ト条件 標準 最小 最大 単位
(2)
V
OH
V
OL
I
IL
I
IH
I
CCSB
I
CC
(7)
最大出力電圧 V
最小出力電圧
入力漏洩電流 V
= 3.0V 〜 3.6V、IOH = -8mA
CC
= 2.7V 〜 3.0V、IOH = -8mA
V
CC
= -500µA - 90% V
I
OH
IOL = 8mA - - 0.4 V
= GND または VCC 〜 5.5V
IN
I/O が High-Z 時の漏洩電流 VIN = GND または VCC 〜 5.5V
スタンバイ電流
ダイナミ ッ ク電流
(4,5)
VCC = 3.6V 31.5 - 100 µA
f = 1MHz - - 5 mA
-2.4-V
-2.0-V
(3)
CC
--1010
--1010
-V
µA
µA
f = 50MHz - - 140 mA
C
C
C
IN
CLK
I/O
入力ピ ン キャパシタンス
ク ロ ッ ク入力キャパシタンス
I/O ピン キャパシタンス
(6)
(6)
メモ :
1. 推奨動作条件の詳細は、 『CoolRunner XPLA3 ファ ミ リ データシー ト』 (DS012) を参照し てくださ い。
2. CoolRunner XPLA3 ファ ミ リの出力ドライブ特性は、 図 2 を参照して く だ さ い。
3. このパラ メ ータは、 テス ト によ る ものではな く 、 デザイ ンおよび特性評価によって保証されてお り ます。
4. 標準値は、 表 1 および図 1 を参照し てく ださ い。
5. このパラ メータは、 すべてのファ ンクシ ョ ン ブロ ッ クにロード された 16 ビッ トのリセット可能なアップ/ダウン カウンタで、 すべての出力を無
効および負荷がない状態で測定された ものです。
くデザインおよび特性評価に よって保証されてお り ます。
6. 標準値です (テス ト されていません)。
7. 70℃ の場合の標準値です。
f = 1MHz - - 8 pF
(6)
f = 1MHz - - 12 pF
f = 1MHz - - 10 pF
入力は、VCC またはグラ ンド に接続されています。 このパラ メータは、テス トによ るものではな
1
3.3V
L
7
3.3V
Volt
H
DS012_10_03180
4
2.7V
2
1
H
図 2 : CoolRunner XPLA3 フ ァ ミ リの標準 I/V 曲線 (25℃)
2 www.xilinx.co.jp DS024 (v2.0) 2006 年 3 月 31 日
Product 製品仕様
R
XCR3384XL : 384 個のマクロセル CPLD
推奨動作条件 での AC 電気特性
(1、2)
-7 -10 -12
シンボル パラ メータ
T
PD1
T
PD2
T
CO
T
SUF
(4)
T
SU1
T
SU2
(4)
T
H
(4)
T
WLH
(4)
T
PLH
T
APRPW
(4)
T
R
(4)
T
L
f
SYSTEM
T
CONFIG
(4)
T
INIT
(4)
T
POE
(4)
T
POD
(4)
T
PCO
(4)
T
PAO
メモ :
1. 出力ス イ ッチング 1 回で測定した仕様です。
2.
推奨動作条件は、 『CoolRunner XPLA3 ファ ミ リ データシー ト』 (DS012) を参照し て く だ さ い。
3.
図 4 を参照し てく だ さ い。
4. これらのパラ メ ータは、 テス ト によ る ものではな くデザインおよび特性評価によ って保証されています。
5. コンフィギ ュレーシ ョ ン中に流れる標準的な電流は、 3.6V で 17mA です。
6. 出力 CL = 5 pF です。
伝播遅延時間 (シングル P-term)
伝播遅延時間 (OR アレ イ)
(3)
Clock to Out (グローバル同期ピン クロック)
セッ トアップ タイム (高速入力レジス タ)
セッ トアップ タイム (シングル P-term)
セッ トアップ タイム (OR アレ イ)
ホールド タイム
グローバル クロック パルス 幅 (High または Low)
P-term クロック パルス幅
非同期プ リ セ ッ ト / リセット パルス 幅 (High または Low)
入力立ち上が り時間
入力立ち下が り時間
(4)
最大システム周波数
(4)
コンフィ ギュレーシ ョン時間
(5)
ISP 初期化時間
P-term OE から出力が有効になるまでの時間
P-term OE から出力が無効になるまでの時間
P-term の Clock to Out
P-term のセ ッ ト/リ セッ トから有効な出力までの時間
(6)
-7.0-9.0-10.8ns
- 7.5 - 10.0 - 12.0 ns
- 4.5 - 5.8 - 6.9 ns
2.5 - 3.0 - 3.0 - ns
4.3 - 5.5 - 6.7 - ns
4.8 - 6.5 - 7.9 - ns
0-0-0-ns
3.0 - 4.0 - 5.0 - ns
4.5 - 6.0 - 7.5 - ns
4.5 - 6.0 - 7.5 - ns
-20-20-20ns
-20-20-20ns
- 135 - 102 - 83 MHz
- 200 - 200 - 200 µs
- 200 - 200 - 200 µs
- 9.0 - 11.0 - 13.0 ns
- 9.0 - 11.0 - 13.0 ns
- 8.0 - 10.3 - 12.4 ns
- 9.0 - 11.0 - 13.0 ns
単位最小 最大 最小 最大 最小 最大
DS024 (v2.0) 2006 年 3 月 31 日 www.xilinx.co.jp 3
Product
製品仕様
XCR3384XL : 384 個のマクロセル CPLD
R
内部タイ ミ ング パラ メ ー タ
シンボル パラ メータ
バッ ファ遅延
T
IN
T
FIN
T
GCK
T
OUT
T
EN
内部レジスタおよび組み合わせ遅延
T
LDI
T
SUI
T
HI
T
ECSU
T
ECHO
T
COI
T
AOI
T
RAI
T
PTCK
T
LOGI1
T
LOGI2
入力バッ フ ァ遅延
高速入力バッ フ ァ遅延
グローバル クロック バッ ファ遅延
出力バッ フ ァ遅延
出力バッ フ ァ イネーブル/ディ スエーブル遅延
透過ラ ッチ遅延
レジスタ セッ ト アップ タイム
レジスタ ホールド タイム
レジスタ クロック イネーブル セッ トアップ タイム
レジスタ クロック イネーブル ホールド タイム
レジスタの Clock to Out 遅延
レジスタの非同期 S/R to Out 遅延
レジスタの非同期リ カバ リ時間
積項ク ロ ッ ク遅延
内部ロジッ ク遅延 (シン グル P-term)
内部ロジッ ク遅延 (PLA OR term)
(1、2)
-7 -10 -12
単位最小 最大 最小 最大 最小 最大
- 2.5 - 3.3 - 4.0 ns
- 2.7 - 3.3 - 3.3 ns
- 1.0 - 1.3 - 1.5 ns
- 2.5 - 3.2 - 3.8 ns
- 4.5 - 5.2 - 6.0 ns
- 1.3 - 1.6 - 2.0 ns
0.8 - 1.0 - 1.2 - ns
0.3 - 0.5 - 0.7 - ns
2.0 - 2.5 - 3.0 - ns
3.0 - 4.5 - 5.5 - ns
- 1.0 - 1.3 - 1.6 ns
- 2.0 - 2.0 - 2.2 ns
- 5.0 - 7.0 - 8.0 ns
- 2.0 - 2.5 - 3.0 ns
- 2.0 - 2.5 - 3.0 ns
- 2.5 - 3.5 - 4.2 ns
フィードバック遅延
T
F
追加遅延
T
LOGI3
T
UDA
T
SLEW
メモ :
1. これらのパラ メ ータは、 テス ト によ る ものではな くデザインおよび特性評価によ って保証されています。
2. タイミング モデルは、 『CoolRunner XPLA3 ファ ミ リ データ シー ト』 (DS012) を参照し て く だ さ い。
ZIA 遅延
NAND のフ ォール ドバ ッ ク遅延
ユニバーサル遅延
スルー レー ト 制限遅延
- 3.1 - 4.0 - 5.0 ns
- 2.0 - 2.5 - 3.0 ns
- 2.2 - 2.8 - 3.5 ns
- 4.0 - 5.0 - 6.0 ns
4 www.xilinx.co.jp DS024 (v2.0) 2006 年 3 月 31 日
Product 製品仕様
Loading...