TOSHIBA TPD7101F Technical data
東芝インテリジェントパワーデバイス シリコンモノリシック集積回路
TPD7101F
2ch ハイサイド nch パワーMOS FET ゲートドライバ
TPD7101F は 2ch のハイサイドスイッチ用 nch パワーMOS FET ゲートド
ライバです。パワーMOS FET のドライバおよび保護、診断機能を内蔵してお
り、大電流アプリケーションのハイサイドスイッチを容易に構成することがで
きます。
特 長
z 大電流チャージポンプにより、高速スイッチングが可能です。
z パワーMOS FET の保護、診断機能を内蔵しています。
保護機能 : 過電圧 (内部素子保護)、過電流保護、VDD電源低下検出
* 過電圧は内部制限。診断およびシャットダウンはしません。
診断機能 : 過電流
z 過大電流検出レベルが外付け抵抗により設定可能です。
z SSOP–24 パッケージ (300mil) で、梱包形態はエンボステーピングです。
ピン接続 現品表示
質量: 0.29g (標準)
TPD7101F
CP2-
1
CP1-
CP1+
CP2+
V
Vsense1
V
Vsense2
この製品は MOS 構造ですので取り扱いの際には静電気にご注意ください。
2
3
4
5
CPV
6
N.C
7
GS1
8
9
GS2
10
11
GND
12 13
GND
24
23
22
21
20
19
18
17
16
15
14
V
DD1
V
DD2
Rref
RISref1
RISref2
ENB
DIAG1-2
DIAG1-1
DIAG2-2
DIAG2-1
IN1
IN2
TPD7101F
製品名 (または略号)
ロット No.
外装鉛フリー
識別マーク
( なし: 鉛含有
あり: 鉛フリー)
2006-10-31 1
ブロック図
f
f
TPD7101F
DIAG1-1
DIAG1-2
IN1
Rre
Rre
17
18
14
22
DD1
V
CP1+
24 3 2 4 1 5
5V 電源BGR チャージポンプ
入力ロジック
100kΩ
BGR
Iset
5V
マスク回路
Iset
CP1-
CP2+
OSC
ラッチ回路
CP2-
CPV+
28V
レベルシフト回路
+B
V
DD2
23
V
GS1
7
5V
Iset
V
8
RIS
21
SENSE1
ref1
RIS
ref1
負荷
ENB
DIAG2-1
DIAG2-2
IN2
19
15
16
13
100kΩ
V
GS2
9
入力ロジック
100kΩ
マスク回路
Iset
ラッチ回路
レベルシフト回路
5V
Iset
10
20
V
SENSE2
RIS
ref2
RIS
ref2
負荷
11 12
GND GND
2006-10-31 2
端子説明
端子番号 記号 端子の説明
1 CP2－ チャージポンプ用コンデンサ 2 段目の負極側接続端子。
2 CP1－ チャージポンプ用コンデンサ 1 段目の負極側接続端子。
3 CP1＋ チャージポンプ用コンデンサ 1 段目の正極側接続端子。
4 CP2＋ チャージポンプ用コンデンサ 2 段目の正極側接続端子。
5 CPV＋
6 N.C. ―
7 V
8 V
9 V
10 V
11 GND 接地端子。内部で 12 ピンと接続されています。
12 GND 接地端子。内部で 11 ピンと接続されています。
13 IN2
14 IN1
15 DIAG2–1
16 DIAG2–2
17 DIAG1–1
18 DIAG1–2
19 ENB
20 RlSref2
21 RlSref1
22 Rref
23 V
24 V
GS1
sense1
GS2
sense2
DD2
DD1
チャージポンプ用コンデンサ 3 段目の正極側接続端子。
の約 3 倍の電圧が発生しますが、電圧クランプ回路により約 28V で制限されます。
V
DD
ch1 の外付けパワーMOS FET のゲートドライブ端子。外付けパワーMOS FET をコントロールする端
子です。
外付けパワーMOS FET に過電流が流れた際には、シャットダウンしてラッチ状態となり、パワーMOS
FET を保護します。ラッチの解除は入力を “L” レベルとした場合に行います。
ch1 の外付けパワーMOS FET のモニタ端子。V
します。
ch2 の外付けパワーMOS FET のゲートドライブ端子。外付けパワーMOS FET をコントロールする端
子です。
外付けパワーMOS FET に過電流が流れた際には、シャットダウンしてラッチ状態となり、パワーMOS
FET を保護します。ラッチの解除は入力を “L” レベルとした場合に行います。
ch2 の外付けパワーMOS FET のモニタ端子。V
します。
ch2 の入力端子。(正論理) プルダウン抵抗 (100kΩ標準) が接続されており、端子がオープン状態に
なっても出力が誤ってオンすることはありません。
ch1 の入力端子。(正論理) プルダウン抵抗 (100kΩ標準) が接続されており、端子がオープン状態に
なっても出力が誤ってオンすることはありません。
ch2 の診断出力端子。nch オープンドレイン端子です。過電流異常状態を検出すると、出力が “L” レ
ベルとなります。また過電流を検出した場合には、次の入力の立ち上がりエッジまでその状態をラッ
チします。
ch2 の診断出力端子。nch オープンドレイン端子です。V
ベルと比較することにより、外付けパワーMOS FET のオン/オフ状態を出力します。
ch1 の診断出力端子。nch オープンドレイン端子です。過電流異常状態を検出すると、出力が “L” レ
ベルとなります。また過電流を検出した場合には、次の入力の立ち上がりエッジまでその状態をラッ
チします。
ch1 の診断出力端子。nch オープンドレイン端子です。V
ベルと比較することにより、外付けパワーMOS FET のオン/オフ状態を出力します。
インヒビット端子。(負論理) この端子が “H” となると、入力信号にかかわらずに、すべての出力をオ
フできます。プルアップ抵抗
ch2
の過電流検出レベル設定端子。Rref 端子に接続された抵抗で決定した定電流と RlSref2 端子の外付
け抵抗で決定される電圧を過電流検出の基準電圧とします。
ch1
の過電流検出レベル設定端子。Rref 端子に接続された抵抗で決定した定電流と RlSref1 端子の外付
け抵抗で決定される電圧を過電流検出の基準電圧とします。
過電流検出回路に使用する定電流値を決定するための抵抗接続端子。
62k
Ω (推奨) を GND 間に接続してください。
外付けパワーMOS FET のドレイン電圧検出端子。
電源端子。過電圧が印加されると電圧を制限し、内部素子を保護します。
(100kΩ標準) が接続されています。
TPD7101F
端子との差電圧と基準電圧を比較し過電流を検出
DD2
端子との差電圧と基準電圧を比較し過電流を検出
DD2
DD2
DD2
と V
と V
端子間の電圧を過電流設定レ
sense2
端子間の電圧を過電流設定レ
sense1
2006-10-31 3
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