TOSHIBA TC94A39FAG, TC94A39FB Technical data

東芝 CMOS デジタル集積回路 シリコン モノリシック

TC94A39FAG,TC94A39FB

コントローラ内蔵 1 チップ CD プロセッサ (CD-DX)

TC94A39FAG/FB は、4 ビットマイクロコントローラを内蔵した

デジタルサーボ対応の 1 チップ CD プロセッサです。

コントローラは、LCD ドライバ、4 チャネル 6 ビット AD コンバー
タ、1 系統･2 チャネルの 2 線式･3 線式および UART 対応シリアルイ
ンタフェース、ブザー、20 ビット汎用カウンタ機能、割り込み機能、

8 ビットタイマカウンタを備えています。また、CPU は、4 種類
(16.9344 MHz/75 kHz/32.768 kHz の水晶発振器、CR 発振器) の動

作クロックが選択でき、CD プロセッサとのインタフェースが容易で
す。

CD プロセッサは、CD システムにおける同期分離保護と内挿、
EFM 復調、エラー訂正と補正、サーボ用デジタルイコライザおよび

サーボコントロール回路を内蔵しています。さらに、1 ビット DA コ
ンバータを内蔵し、デジタルサーボ用ヘッドアンプ TA2157F/FN と
の組み合わせで、完全無調整でかつ非常にシンプルに CD プレーヤ
システムを構成できます。

このため、カー用･ラジオカセット用の CD システムに適していま
す。

特

特 長長長長

特特

TC94A39FAG

TC94A39FB

TC94A39FAG/FB

· CMOS 構造 LCD ドライバ･4 ビットマイクロコントローラ内蔵の

1 チップ CD プロセッサ

· 動作電源電圧 CD 動作時: V
CD オフ時: VDD = 1.8~3.6 V (CPUのみ動作時)

· 消費電流 CD 動作時: IDD = 30 mA (標準)
CD オフ時: I
CD オフ時: IDD = 50 µA (CD スタンバイモード時、75 kHz 水晶発振動作、CPU 動作)

· 動作温度範囲 Ta = −40~85°C

· 外囲器 LQFP/QFP-64 (0.5/0.65 mm ピッチ、1.4 mm 厚)

2

PROM TC94AE29FAG/FB

· E

= 3.0~3.6 V (標準 3.3 V)

DD

= 1.5 mA (CD スタンバイモード時、水晶 16.9344 MHz 動作、CPU 動作)

DD

質量
LQFP64-P-1010-0.50 : 0.32 g (標準)
QFP64-P-1212-0.65 : 0.45 g (標準)

1

2003-01-14

TC94A39FAG/FB

4 ビットマイクロコントローラ部

ビットマイクロコントローラ部

ビットマイクロコントローラ部ビットマイクロコントローラ部

· プログラムメモリ (ROM) : 16 ビット ´ 8 k ステップ

· データメモリ (RAM) : 4 ビット ´ 512 ワード

· 命令実行時間 : 1.42 ms, 40 ms, 91.6 ms, Tosc ´ 3 (すべて一語命令)

· 水晶発振周波数 : 16.9344 MHz, 75 kHz, 32.768 kHz, CR 発振周波数

· スタックレベル : 16 レべル

· AD コンバータ : 6 ビット、4 チャネル

· LCD ドライバ : 1/4 デューティ･1/2 バイアス方式または 1/3 バイアス方式、最大 64 セグメント

· I/O ポート : CMOS I/O ポート: 最大 26 本,
Nch オープンドレイン I/O ポート: 最大 3 本 (5.5 V 耐圧)

· タイマカウンタ : 8 ビット (タイマモード、パルス幅検出・測定機能)

· 汎用カウンタ : 20 ビット, 入力アンプ内蔵, 0.1~20 MHz, Vin = 0.2 Vpp 最小

· シリアルインタフェース : 1 系統･2 チャネルの 3 線式と 2 線式および UART に対応

· ブザー : 0.75, 1, 1.5, 3 kHz (4 種類)、連続･単発･10 Hz 断続･10 Hz 断続 1 Hz 間隔の 4 モード

· 割り込み : 外部 1、内部 3 (CD サブシンク同期、シリアルインタフェース、8 ビットタイマ)

· バックアップモード : 4 種類のバックアップモード

CD スタンバイ (CD プロセッサ停止)、クロックストップ (発振停止)、
ハードウエイト (水晶発振のみ動作)、ソフトウエイト (CPU 間欠動作)

· リセット機能 : パワーオンリセット回路、電源検出回路内蔵 (検出電圧 = 1.5 V 標準)

CD プロセッサ部

プロセッサ部

プロセッサ部プロセッサ部

· 同期パターン検出、同期信号保護および内挿動作が確実です。

· EFM 復調回路、サブコード復調回路を内蔵しています。

· CIRC 訂正理論式を用い、高訂正能力を持っています。C1 訂正: 2 重、C2 訂正: 4 重

· ジッタ吸収能力は±6 フレームです。

· 16 KB RAM を内蔵しています。

· デジタルアウト回路を内蔵しています。

· L/R 独立デジタルアッテネート回路を内蔵しています。

· オーディオ出力はバイリンガルに対応しています。

· オーディオ出力は 32f

· サブコード Q データはリードタイミングフリーです。また、オーディオデータとの同期出力も可能です。

· データスライス回路、アナログ PLL (無調整 VCO 採用) 回路を内蔵しています。

· フォーカスサーボ、トラッキングサーボにおけるループゲイン、オフセット、バランスの自動調整が可能です。

· RF ゲイン自動調整回路を内蔵しています。

· 位相補償用デジタルイコライザを内蔵しています。

· デジタルイコライザ用係数 RAM を内蔵しており、各種ピックアップへの対応が可能です。

· フォーカス、トラッキングサーボコントロール回路を内蔵しています。

· サーチコントロールは、あらゆるモードに対応し高速かつ安定したサーチを実現できます。

· レンズキック、フィードキックは速度制御方式を採用しています。

· ディスクモータの CLV サーボ用 AFC 回路および APC 回路を内蔵しています。

· ディフェクト、ショック対策回路を内蔵しています。

· 8 倍オーバサンプリング･デジタルフィルタと 1 ビット DA コンバータを内蔵しています。

· 1 ビット DA コンバータ用アナログフィルタを内蔵しています。

· 0 データ検出出力回路を内蔵しています。

· 2 倍速動作に対応しています。

, 48fs, 64fs切り替え可能です。

s

注: CD プロセッサのサブコード Q データおよびオーディオデータの出力などはコントローラ専用端子と兼用して

います。プログラムにより 1 端子ごとに機能端子の切り替えが可能です。

2

2003-01-14

端子接続図

A

A

端子接続図

端子接続図端子接続図

リセット入力

P8-0/MXI/OSC (BRK1)

P8-1/MXO (BRK2)

RESET

RO

DD

DV

SS

XI

CV

16.9344 MHz

発振回路

SS

DVR

LO

DV

48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33

49

50

51

1 bit DAC

75/32.768 kHz/CR

発振回路

DD

XO

CV

DMO

FMO

SEL

TEBC

RFGC

TC94A39FAG/FB

TRO

FOO

32

31

30

TEZI

TEI

SBAD

P2-0/COM1

プルアップ/プルダウン設定可能

P2-1/COM2

P2-2/COM3

P2-3/COM4

TEST/P3-0/S1

P3-1/S2

テストモード入力

P3-2/S3

P3-3/S4

P4-0/S5

P4-1/S6

P4-2/S7

P4-3/S8

P5-0/S9

52

53

54

55

56

57

58

59

60

61

62

63

64

LCD ドライバ (4 ´ 16 = 64セグメント最大)

AD コンバータ

1 2 4 7 10 11 12 13 14 15 16356

LQFP/QFP-64

(0.5/0.65 mmピッチ)

TOP-VIEW

シリアルインタフェース 1

コントローラ専用端子

8 9

29

28

27

26

25

24

23

22

21

CD プロセッサ専用コントロール入出力端子

20

19

18

17

FEI

RFRP

RFZI

V

REF

V

DD

RFI

SLCO

V

SS

VCOF

LPFO

LPFN

TMAX

PDO

SS

DD

MV

MV

P5-1/S10/BCK (BRK3)

P5-2/S11/LRCK (BRK4)

P5-3/S12/AOUT (BRK5)

P6-1/S14/ADin2/IPF (BRK7)

P6-0/S13/ADin1/DOUT (BRK6)

プルアップ/プルダウン設定可能

CMOS I/O ポート (最大 26 本)

CD 機能兼用端子

P6-3/S16/ADin4/CLCK (BRK9)

P6-2/S15/ADin3/SBOK (BRK8)

P1-1/SDIO1/TX1/SFSY (BRK11)

P1-0/SCK1/RX1/CTin/DATA (BRK10)

P1-3/BUZR (BRK13)

P1-2/SI1/SBS Y ( BRK12)

シリアルインタフェース 2

P7-0/SCK2/RX2 (BRK14)

P7-1/SDIO2/TX2 (BRK15)

Nch オープンドレイン

I/O (3本, 5.5 V 耐圧)

P7-2/INTR/SI2 (BRK16)

注: BRK1～BRK16 は、バックアップ状態の解除がポート単位で設定可能。
注: 56 ピンの TEST 端子は、リセット中プルダウンされ、テストモード入力とな

ります。このため、リセット中は “L” レベルを入力または、オープン状態に
設定してください。

周波数カウンタ入力

ブザー出力

割り込み入力

2003-01-14 3

ブロック図

ブロック図

ブロック図ブロック図

TC94A39FAG/FB

FMO

SEL

DMO

TEBC

RFGC

REF

V

TRO

FOO

TEZI

TEI

FEI

SBAD

RFZI

RFRP

V

REF

DD

AV

SS

AV

V

REF

DV

DV

DVR

CV

CV

XO

DD

RO

SS

LO

DD

SS

Clock gene.

XI

X’tal

OSC

LPF

CD clock

ZDET

1 bit DAC

PWM

SERVO

control

ROM

RAM

V

REF

Digital equalizer

Automatic adjustment

circuit

DA

V

REF

Sub code decoder

Digital out Audio out

servo

AD

CLV

CD Reset

Synchronous

guarantee EFM

decode

16 k SRAM

Correction circuit

Data

slicer

PLL

TMAX

VCO

V

REF

V

REF

Address

RFI

SLCO

TMAX

PDO

VCOF

LPFO

LPFN

P8-0/MX1/OSC (BRK1)

P8-1/MXO (BRK2)

P7-0/SCK2/RX2 (BRK14)

P7-1/SDIO2/TX2 (BRK15)

P7-2/INTR/SI2 (BRK16)

SBSY

INTR

CR

OSC

X’tal

OSC

Port8

Timer

Interrupt

cont.

Serial

interface

(SIO)

Port7

MPX

CPU clock

Data Reg (16 bit)

Mask ROM

(16 ´ 8192 Step)

Program

Counter

Stack Reg.

(16Level)

Bias

Micon interface

Reset

SBSY

BCK, LRCK, AOUT, DOUT

IPF, SBOK, CLCK, DATA, SF SY

G-Reg. R/W Buf.

RAM

(4 ´ 512 word)

Instruction

Decoder

BCK, LRCK, AOUT, DOUT, IPF, SB OK,

CLCK, DATA, SFSY , SBSY

Reset

AD

conv.

ALU

F/F

Power on Reset

20 bit

counter

BUZR

RESET

MV

DD

MV

SS

LCD Driver/IO Port2, 3, 4, 5, 6 Port1

P3-1/S2

P2-0/COM1

P2-1/COM2

P2-2/COM3

P2-3/COM4

TEST/P3-0/S1

P5-0/S9

P5-1/S10/BCK (BRK3)

P5-2/S11/LRCK (BRK4)

P5-3/S12/AOUT (BRK5)

P6-1/S14/ADin2/IPF (BRK7)

P6-0/S13/ADin1/DOUT (BRK6)

P6-3/S16/ADin4/CLCK (BRK9)

P6-2/S15/ADin3/SBOK (BRK8)

P1-0/SCK1/RX1/CTin/DATA (BRK10)

P1-2/SI1/SBSY (BRK12)

P1-1/SDIO1/TX1/SFSY (BRK11)

SIO

P1-3/BUZR (BRK13)

2003-01-14 4

端子説明

端子説明

端子説明端子説明

TC94A39FAG/FB

端子
番号

49 RESET リセット入力

50

51

記 号 端 子 名 機 能 ･ 動 作 説 明 備 考

P8-0
/MXI

/OSC

(BRK1)

P8-1

/MXO

(BRK2)

I/O ポート 8-0

/水晶発振器

/CR 発振器

I/O ポート 8-1

/水晶発振器

デバイスのシステムリセット信号入力端子で
す。

RESET が “L” レベルの間リセットがかかり、

“H” レベルになると 16.9344 MHz 水晶発振器
(XI, XO) が動作し、この水晶発振クロックを計

算し、約 50 ms のスタンバイ時間経過後にコン
トローラのプログラムは 0 番地からスタートし
ます。このとき、CD 部はスタンバイ状態となり
ます。

通常は MV
されるとシステムリセットがかかりますので
(パワーオンリセット)、この端子は “H” レベル
に固定して使用します。

2 ビット CMOS I/O ポートです。
1 ビットごとに入力／出力の設定ができます。

I/O ポートの入力を設定したとき、1端子ごとに

入力をプルアップまたはプルダウン状態に設定
することができます。さらに、クロックストッ
プモードおよびウエイトモードのバックアップ
解除許可に設定すると、その入力の変化でバッ
クアップ解除を行うことができます。

これらの端子は、プログラムにより 75 kHz また
は 32.768 kHz 専用水晶発振器に、P8-0端子は
CR 発振器としても使用できます。これらのク
ロックは、コントローラ動作および周辺機器の
クロックに使用されます。システムリセット後
は、コントローラ動作および周辺機器のクロッ
クは 16.9344MHz 水晶発振器 (XI, XO) のク
ロックが選択され、プログラムにより、発振器
設定･コントローラクロックへ切り替えます。発
振器設定時、CKSTP 命令実行中は発振を停止し
ます。

(注) CR 発振器設定時、P8-1 端子は I/O ポート

として使用できます。

(注) バックアップ解除設定は、2 端子が同時に設

定されます。

(注) 水晶発振子は起動特性の良いものを使用し

てください。

(注) システムリセット後は I/O ポートの入力状

態に設定されます。

(注) コントローラクロックへの切り替えは、発

振器設定し、動作が安定した後に行ってく
ださい。

に 0 V ® 1.8 V 以上の電圧が供給

DD

入力命令

R

IN1

MV

DD

(I/O ポート設定時)

MXO

MXI

(水晶発振器設定時)

OSC

MV

MV

R
R

SS

SS

out2

fXT2

MV

MV

MV

MV

MV

DD

SS

DD

MV

DD

DD

MV

DD

DD

R

C

(P8-0 CR 発振器設定時)

5

2003-01-14

MV

SS

TC94A39FAG/FB

端子
番号

52
53
54
55

56

57
58
59

60
61
62
63

記 号 端 子 名 機 能 ･ 動 作 説 明 備 考

24ビット CMOS I/Oポートと 3ビットの N チャ
ネルオープンドレイン I/O ポートです。

1 ビットごとに入力/出力の設定ができます。I/O

P2-0/COM1
P2-1/COM2
P2-2/COM3
P2-3/COM4

TEST

/P3-0/S1

P3-1/S2
P3-2/S3
P3-3/S4

P4-0/S5
P4-1/S6
P4-2/S7
P4-3/S8

I/O ポート 2

/LCD コモン出力

テスト入力

/I/O ポート 3-0

/LCD セグメント出力

I/O ポート 3

/LCD セグメント出力

I/O ポート 4

/LCD セグメント出力

ポートの入力を設定したとき、P6-0~P6-3 端子
は 1 端子ごとに入力をプルアップまたはプルダ
ウン状態に設定することができます。また、P5-1
(BRK3)~P7-2 (BRK16) 端子は I/O ポートの入力
状態およびバックアップ解除許可状態 (ポート
単位で設定) に設定するとその入力の変化でク
ロックストップモードおよびウエイトモードの
バックアップ状態を解除することができます。
さらに、P7-0~P7-2端子は、Nチャネルオープ
ンドレイン構造の I/O ポートで、5.5 V までの印
加が可能です。

I/O ポート 2~6 は、プログラムにより LCD ドラ
イバ出力端子に切り替えることができます。
COM1~COM4 端子が LCD パネルへのコモン信
号出力、S1~S16端子がセグメント信号出力で
す。COM1~COM4 と S1~S16 とのマトリクスで
最大 64 セグメントの表示ができます。

LCDoff ビットに “0” を設定すると、これら
COM1~COM3 および S1~S4 の 8 本の端子はす

べて LCD 出力端子となります。S5~S16 は 1 端
子ごとに I/O ポートとセグメント出力に切り替
えることができます。

駆動方式は 1/4 デューティ･1/2 バイアス方式
(フレーム周波数 62.5 Hz) と 1/4 デューティ･1/3
バイアス方式 (フレーム周波数 125 Hz) の 2 種
類が選択できます。

1/2 バイアス方式設定時は、コモン出力は MV
1/2MV

力は MV
また、1/3 バイアス方式設定時には、コモン出力
およびセグメント出力は、MV

2/3MV

システムリセットおよびクロックストップ実行
解除後は非選択波形 (バイアス電圧) が出力さ
れ、DISP OFF ビットに “0” をセット後コモン
信号が出力されます。

TEST/P3-0/S1 端子は、システムリセット中
(

ド入力となります。このため、リセット中、こ
の端子はオープンまたは “L” レベルを入力して
ください。

P5-1~P6-3, P1-0~P1-2 端子は、1 端子ごとに CD
プロセッサ専用端子に切り替えることができま
す。CD プロセッサ機能は次のとおりです。

, GNDの三値レベルが、セグメント出

DD

, GNDの二値レベルが出力されます。

DD

, GNDの四値レベルで出力されます。

DD

RESET

= “L”) はプルダウンされ、テストモー

(次ページにつづく)

, 1/3MVDD,

DD

DD

入力命令

入力命令

,

入力命令

R

IN2

LCD 電圧

MV

LCD 電圧

MV

リセット信号

MVSS

LCD 電圧

MV

MV

DD

MV

DD

MV

DD

DD

DD

DD

6

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