MOTOROLA MC74HC595AN, MC74HC595AFL1, MC74HC595AFL2, MC74HC595AFR1, MC74HC595AFR2 Datasheet
...
Semiconductor Components Industries, LLC, 2000
March, 2000 – Rev. 8
1 Publication Order Number:
MC74HC595A/D
MC74HC595A
8-Bit Serial-Input/Serial or
Parallel-Output Shift
Register with Latched
3-State Outputs
High–Performance Silicon–Gate CMOS
The MC74HC595A consists of an 8–bit shift register and an 8–bit
D–type latch with three–state parallel outputs. The shift register
accepts serial data and provides a serial output. The shift register also
provides parallel data to the 8–bit latch. The shift register and latch
have independent clock inputs. This device also has an asynchronous
reset for the shift register.
The HC595A directly interfaces with the SPI serial data port on
CMOS MPUs and MCUs.
• Output Drive Capability: 15 LSTTL Loads
• Outputs Directly Interface to CMOS, NMOS, and TTL
• Operating Voltage Range: 2.0 to 6.0 V
• Low Input Current: 1.0 µA
• High Noise Immunity Characteristic of CMOS Devices
• In Compliance with the Requirements Defined by JEDEC Standard
No. 7A
• Chip Complexity: 328 FETs or 82 Equivalent Gates
• Improvements over HC595
— Improved Propagation Delays
— 50% Lower Quiescent Power
— Improved Input Noise and Latchup Immunity
LOGIC DIAGRAM
SERIAL
DATA
INPUT
14
11
10
12
13
SHIFT
CLOCK
RESET
LATCH
CLOCK
OUTPUT
ENABLE
SHIFT
REGISTER
LATCH
15
1
2
3
4
5
6
7
9
Q
A
Q
B
Q
C
Q
D
Q
E
Q
F
Q
G
Q
H
SQ
H
A
VCC = PIN 16
GND = PIN 8
PARALLEL
DATA
OUTPUTS
SERIAL
DATA
OUTPUT
SO–16
D SUFFIX
CASE 751B
http://onsemi.com
TSSOP–16
DT SUFFIX
CASE 948F
1
16
PDIP–16
N SUFFIX
CASE 648
1
16
1
16
MARKING
DIAGRAMS
1
16
MC74HC595AN
AWLYYWW
1
16
HC595A
AWLYWW
A = Assembly Location
WL = Wafer Lot
YY = Year
WW = Work Week
HC
595A
ALYW
1
16
Device Package Shipping
ORDERING INFORMATION
MC74HC595AN PDIP–16 2000 / Box
MC74HC595AD SOIC–16
48 / Rail
MC74HC595ADR2 SOIC–16 2500 / Reel
MC74HC595ADT TSSOP–16 96 / Rail
MC74HC595ADTR2 TSSOP–16
2500 / Reel
PIN ASSIGNMENT
13
14
15
16
9
10
11
125
4
3
2
1
8
7
6
LATCH CLOCK
OUTPUT ENABLE
A
Q
A
V
CC
SQ
H
RESET
SHIFT CLOCK
Q
E
Q
D
Q
C
Q
B
GND
Q
H
Q
G
Q
F
MC74HC595A
http://onsemi.com
2
MAXIMUM RATINGS*
Symbol
Parameter
Value
Unit
V
CC
DC Supply Voltage (Referenced to GND)
– 0.5 to + 7.0
V
V
in
DC Input Voltage (Referenced to GND)
– 0.5 to VCC + 0.5
V
V
out
DC Output Voltage (Referenced to GND)
– 0.5 to VCC + 0.5
V
I
in
DC Input Current, per Pin
± 20
mA
I
out
DC Output Current, per Pin
± 35
mA
I
CC
DC Supply Current, VCC and GND Pins
± 75
mA
ÎÎ
Î
P
D
ОООООООООООО
Î
Power Dissipation in Still Air, Plastic DIP†
SOIC Package†
TSSOP Package†
ÎÎÎ
Î
750
500
450
Î
Î
mW
T
stg
Storage Temperature
– 65 to + 150
_
C
ÎÎ
Î
T
L
ОООООООООООО
Î
Lead Temperature, 1 mm from Case for 10 Seconds
(Plastic DIP, SOIC or TSSOP Package)
ÎÎÎ
Î
260
Î
Î
_
C
*Maximum Ratings are those values beyond which damage to the device may occur.
Functional operation should be restricted to the Recommended Operating Conditions.
†Derating — Plastic DIP: – 10 mW/_C from 65_ to 125_C
SOIC Package: – 7 mW/_C from 65_ to 125_C
TSSOP Package: – 6.1 mW/_C from 65_ to 125_C
For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D).
RECOMMENDED OPERATING CONDITIONS
Symbol
Parameter
Min
ÎÎ
Max
Unit
V
CC
DC Supply Voltage (Referenced to GND)
2.0
ÎÎ
6.0
V
ÎÎ
Î
Vin, V
out
ООООООООООООО
Î
DC Input Voltage, Output Voltage
(Referenced to GND)
Î
Î
0
ÎÎ
ÎÎ
V
CC
Î
Î
V
T
A
Operating Temperature, All Package Types
– 55
ÎÎ
+ 125
_
C
ÎÎ
Î
tr, t
f
ООООООООООООО
Î
Input Rise and Fall Time VCC = 2.0 V
(Figure 1) VCC = 4.5 V
VCC = 6.0 V
Î
Î
0
0
0
ÎÎ
ÎÎ
1000
500
400
Î
Î
ns
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
Guaranteed Limit
ÎÎ
Î
Symbol
ООООООО
Î
Parameter
ООООООО
Î
Test Conditions
ÎÎ
Î
V
CC
V
ÎÎ
Î
– 55 to
25_C
ÎÎÎ
Î
Î
Î
v
85_C
ÎÎ
Î
v
125_C
Î
Î
Unit
ÎÎ
Î
ÎÎ
Î
V
IH
ООООООО
Î
ООООООО
Î
Minimum High–Level Input
Voltage
ООООООО
Î
ООООООО
Î
V
out
= 0.1 V or VCC – 0.1 V
|I
out
| v 20 µA
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
1.5
2.1
3.15
4.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
1.5
2.1
3.15
4.2
ÎÎ
Î
ÎÎ
Î
1.5
2.1
3.15
4.2
Î
Î
Î
Î
V
ÎÎ
Î
ÎÎ
Î
V
IL
ООООООО
Î
ООООООО
Î
Maximum Low–Level Input
Voltage
ООООООО
Î
ООООООО
Î
V
out
= 0.1 V or VCC – 0.1 V
|I
out
| v 20 µA
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
0.5
0.9
1.35
1.8
ÎÎÎ
Î
Î
Î
Î
Î
Î
0.5
0.9
1.35
1.8
ÎÎ
Î
ÎÎ
Î
0.5
0.9
1.35
1.8
Î
Î
Î
Î
V
ÎÎ
Î
V
OH
ООООООО
Î
Minimum High–Level Output
Voltage, QA – Q
H
ООООООО
Î
Vin = VIH or V
IL
|I
out
| v 20 µA
ÎÎ
Î
2.0
4.5
6.0
ÎÎ
Î
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
1.9
4.4
5.9
ÎÎ
Î
1.9
4.4
5.9
Î
Î
V
ÎÎÎОООООООÎООООООО
Î
Vin = VIH or VIL|I
out
| v 2.4 mA
|I
out
| v 6.0 mA
|I
out
| v 7.8 mA
ÎÎ
Î
3.0
4.5
6.0
ÎÎ
Î
2.48
3.98
5.48
ÎÎÎ
Î
Î
Î
2.34
3.84
5.34
ÎÎ
Î
2.2
3.7
5.2
Î
Î
ÎÎ
Î
ÎÎ
Î
V
OL
ООООООО
Î
ООООООО
Î
Maximum Low–Level Output
Voltage, QA – Q
H
ООООООО
Î
ООООООО
Î
Vin = VIH or V
IL
|I
out
| v 20 µA
ÎÎ
Î
ÎÎ
Î
2.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
Î
Î
Î
0.1
0.1
0.1
ÎÎ
Î
ÎÎ
Î
0.1
0.1
0.1
Î
Î
Î
Î
V
ÎÎÎОООООООÎООООООО
Î
Vin = VIH or VIL|I
out
| v 2.4 mA
|I
out
| v 6.0 mA
|I
out
| v 7.8 mA
ÎÎ
Î
3.0
4.5
6.0
ÎÎ
Î
0.26
0.26
0.26
ÎÎÎ
Î
Î
Î
0.33
0.33
0.33
ÎÎ
Î
0.4
0.4
0.4
Î
Î
This device contains protection
circuitry to guard against damage
due to high static voltages or electric
fields. However, precautions must
be taken to avoid applications of any
voltage higher than maximum rated
voltages to this high–impedance circuit. For proper operation, Vin and
V
out
should be constrained to the
range GND v (Vin or V
out
) v VCC.
Unused inputs must always be
tied to an appropriate logic voltage
level (e.g., either GND or VCC).
Unused outputs must be left open.
MC74HC595A
http://onsemi.com
3
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
Unit
Guaranteed Limit
V
CC
V
Test Conditions
Parameter
Symbol
Unit
v
125_C
ÎÎÎ
v
85_C
– 55 to
25_C
V
CC
V
Test Conditions
Parameter
Symbol
ÎÎ
Î
ÎÎ
Î
V
OH
ООООООО
Î
ООООООО
Î
Minimum High–Level Output
Voltage, SQ
H
ООООООО
Î
ООООООО
Î
Vin = VIH or V
IL
II
out
I v 20 µA
ÎÎ
Î
ÎÎ
Î
2.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
1.9
4.4
5.9
ÎÎÎ
Î
Î
Î
Î
Î
Î
1.9
4.4
5.9
ÎÎ
Î
ÎÎ
Î
1.9
4.4
5.9
Î
Î
Î
Î
V
ÎÎÎОООООООÎООООООО
Î
Vin = VIH or VIL|I
out
| v 2.4 mA
II
outI v
4.0 mA
II
out
Iv 5.2 mA
ÎÎ
Î
3.0
4.5
6.0
ÎÎ
Î
2.98
3.98
5.48
ÎÎÎ
Î
Î
Î
2.34
3.84
5.34
ÎÎ
Î
2.2
3.7
5.2
Î
Î
ÎÎ
Î
V
OL
ООООООО
Î
Maximum Low–Level Output
Voltage, SQ
H
ООООООО
Î
Vin = VIH or V
IL
II
out
I v 20 µA
ÎÎ
Î
2.0
4.5
6.0
ÎÎ
Î
0.1
0.1
0.1
ÎÎÎ
Î
Î
Î
0.1
0.1
0.1
ÎÎ
Î
0.1
0.1
0.1
Î
Î
V
ÎÎÎОООООООÎООООООО
Î
Vin = VIH or VIL|I
out
| v 2.4 mA
II
outI v
4.0 mA
II
out
Iv 5.2 mA
ÎÎ
Î
3.0
4.5
6.0
ÎÎ
Î
0.26
0.26
0.26
ÎÎÎ
Î
Î
Î
0.33
0.33
0.33
ÎÎ
Î
0.4
0.4
0.4
Î
Î
ÎÎ
Î
I
in
ООООООО
Î
Maximum Input Leakage
Current
ООООООО
Î
Vin = VCC or GND
ÎÎ
Î
6.0
ÎÎ
Î
± 0.1
ÎÎÎ
Î
Î
Î
± 1.0
ÎÎ
Î
± 1.0
Î
Î
µA
ÎÎ
Î
I
OZ
ООООООО
Î
Maximum Three–State
Leakage
Current, QA – Q
H
ООООООО
Î
Output in High–Impedance State
Vin = VIL or V
IH
V
out
= VCC or GND
ÎÎ
Î
6.0
ÎÎ
Î
± 0.5
ÎÎÎ
Î
Î
Î
± 5.0
ÎÎ
Î
± 10
Î
Î
µA
ÎÎ
Î
I
CC
ООООООО
Î
Maximum Quiescent Supply
Current (per Package)
ООООООО
Î
Vin = VCC or GND
l
out
= 0 µA
ÎÎ
Î
6.0
ÎÎ
Î
4.0
ÎÎÎ
Î
Î
Î
40
ÎÎ
Î
160
Î
Î
µA
NOTE: Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book
(DL129/D).
AC ELECTRICAL CHARACTERISTICS (C
L
= 50 pF, Input tr = tf = 6.0 ns)
Guaranteed Limit
ÎÎÎ
Î
Symbol
ОООООООООООООО
Î
Parameter
ÎÎ
Î
V
CC
V
ÎÎ
Î
– 55 to
25_C
ÎÎÎ
Î
Î
Î
v
85_C
ÎÎ
Î
v
125_C
Î
Î
Unit
ÎÎÎ
Î
ÎÎÎ
Î
f
max
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Clock Frequency (50% Duty Cycle)
(Figures 1 and 7)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
6.0
15
30
35
ÎÎÎ
Î
Î
Î
Î
Î
Î
4.8
10
24
28
ÎÎ
Î
ÎÎ
Î
4.0
8.0
20
24
Î
Î
Î
Î
MHz
ÎÎÎ
Î
ÎÎÎ
t
PLH
,
t
PHL
ОООООООООООООО
Î
ОООООООООООООО
Maximum Propagation Delay, Shift Clock to SQ
H
(Figures 1 and 7)
ÎÎ
Î
ÎÎ
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
140
100
28
24
ÎÎÎ
Î
Î
Î
Î
175
125
35
30
ÎÎ
Î
ÎÎ
210
150
42
36
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
PHL
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Propagation Delay, Reset to SQ
H
(Figures 2 and 7)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
145
100
29
25
ÎÎÎ
Î
Î
Î
Î
Î
Î
180
125
36
31
ÎÎ
Î
ÎÎ
Î
220
150
44
38
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
PLH
,
t
PHL
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Propagation Delay, Latch Clock to QA – Q
H
(Figures 3 and 7)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
140
100
28
24
ÎÎÎ
Î
Î
Î
Î
Î
Î
175
125
35
30
ÎÎ
Î
ÎÎ
Î
210
150
42
36
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
PLZ
,
t
PHZ
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Propagation Delay, Output Enable to QA – Q
H
(Figures 4 and 8)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
150
100
30
26
ÎÎÎ
Î
Î
Î
Î
Î
Î
190
125
38
33
ÎÎ
Î
ÎÎ
Î
225
150
45
38
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
PZL
,
t
PZH
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Propagation Delay, Output Enable to QA – Q
H
(Figures 4 and 8)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
135
90
27
23
ÎÎÎ
Î
Î
Î
Î
Î
Î
170
110
34
29
ÎÎ
Î
ÎÎ
Î
205
130
41
35
Î
Î
Î
Î
ns
ÎÎÎ
Î
t
TLH
,
t
THL
ОООООООООООООО
Î
Maximum Output Transition Time, QA – Q
H
(Figures 3 and 7)
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
60
23
12
10
ÎÎÎ
Î
Î
Î
75
27
15
13
ÎÎ
Î
90
31
18
15
Î
Î
ns
MC74HC595A
http://onsemi.com
4
AC ELECTRICAL CHARACTERISTICS (C
L
= 50 pF, Input tr = tf = 6.0 ns)
Unit
Guaranteed Limit
V
CC
V
Parameter
Symbol
Unit
v
125_C
ÎÎÎ
v
85_C
– 55 to
25_C
V
CC
V
Parameter
Symbol
ÎÎÎ
Î
ÎÎÎ
Î
t
TLH
,
t
THL
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Output Transition Time, SQ
H
(Figures 1 and 7)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
75
27
15
13
ÎÎÎ
Î
Î
Î
Î
Î
Î
95
32
19
16
ÎÎ
Î
ÎÎ
Î
110
36
22
19
Î
Î
Î
Î
ns
C
in
Maximum Input Capacitance
—
10
ÎÎÎ
10
10
pF
C
out
Maximum Three–State Output Capacitance (Output in
High–Impedance State), QA – Q
H
—
15
ÎÎÎ
15
15
pF
NOTE: For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the ON
Semiconductor High–Speed CMOS Data Book (DL129/D).
Typical @ 25°C, VCC = 5.0 V
C
PD
Power Dissipation Capacitance (Per Package)*
300
pF
*Used to determine the no–load dynamic power consumption: PD = CPD V
CC
2
f + ICC VCC. For load considerations, see Chapter 2 of the
ON Semiconductor High–Speed CMOS Data Book (DL129/D).
TIMING REQUIREMENTS (Input t
r
= tf = 6.0 ns)
Guaranteed Limit
ÎÎÎ
Î
Symbol
ОООООООООООООО
Î
Parameter
ÎÎ
Î
V
CC
V
ÎÎ
Î
25_C to
– 55_C
ÎÎÎ
Î
Î
Î
v
85_C
ÎÎ
Î
v
125_C
Î
Î
Unit
ÎÎÎ
Î
ÎÎÎ
Î
t
su
ОООООООООООООО
Î
ОООООООООООООО
Î
Minimum Setup Time, Serial Data Input A to Shift Clock
(Figure 5)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
50
40
10
9.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
65
50
13
11
ÎÎ
Î
ÎÎ
Î
75
60
15
13
Î
Î
Î
Î
ns
ÎÎÎ
Î
t
su
ОООООООООООООО
Î
Minimum Setup Time, Shift Clock to Latch Clock
(Figure 6)
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
75
60
15
13
ÎÎÎ
Î
Î
Î
95
70
19
16
ÎÎ
Î
110
80
22
19
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
h
ОООООООООООООО
Î
ОООООООООООООО
Î
Minimum Hold Time, Shift Clock to Serial Data Input A
(Figure 5)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
5.0
5.0
5.0
5.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
5.0
5.0
5.0
5.0
ÎÎ
Î
ÎÎ
Î
5.0
5.0
5.0
5.0
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
rec
ОООООООООООООО
Î
ОООООООООООООО
Î
Minimum Recovery Time, Reset Inactive to Shift Clock
(Figure 2)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
50
40
10
9.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
65
50
13
11
ÎÎ
Î
ÎÎ
Î
75
60
15
13
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
w
ОООООООООООООО
Î
ОООООООООООООО
Î
Minimum Pulse Width, Reset
(Figure 2)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
60
45
12
10
ÎÎÎ
Î
Î
Î
Î
Î
Î
75
60
15
13
ÎÎ
Î
ÎÎ
Î
90
70
18
15
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
w
ОООООООООООООО
Î
ОООООООООООООО
Î
Minimum Pulse Width, Shift Clock
(Figure 1)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
50
40
10
9.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
65
50
13
11
ÎÎ
Î
ÎÎ
Î
75
60
15
13
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
t
w
ОООООООООООООО
Î
ОООООООООООООО
Î
Minimum Pulse Width, Latch Clock
(Figure 6)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
50
40
10
9.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
65
50
13
11
ÎÎ
Î
ÎÎ
Î
75
60
15
13
Î
Î
Î
Î
ns
ÎÎÎ
Î
ÎÎÎ
Î
tr, t
f
ОООООООООООООО
Î
ОООООООООООООО
Î
Maximum Input Rise and Fall Times
(Figure 1)
ÎÎ
Î
ÎÎ
Î
2.0
3.0
4.5
6.0
ÎÎ
Î
ÎÎ
Î
1000
800
500
400
ÎÎÎ
Î
Î
Î
Î
Î
Î
1000
800
500
400
ÎÎ
Î
ÎÎ
Î
1000
800
500
400
Î
Î
Î
Î
ns
Loading...