ST SPC560P34, SPC560P40 Reference Manual

RM0046

Reference manual

SPC560P34/SPC560P40 32-bit MCU family

built on the embedded Power Architecture

Introduction

The SPC560P40/34 microcontroller is built on the Power Architecture® platform. The Power
Architecture based 32-bit microcontrollers represent the latest achievement in integrated
automotive application controllers. This device family integrates the most advanced and up­to-date motor control design features.

The safety features included in SPC560P40/34 (such us fault collection unit, safety port or
flash memory and SRAM with ECC) support the design of system applications where safety
is a requirement.

®

September 2013 Doc ID 16912 Rev 5 1/936

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Contents RM0046

Contents

Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Audience. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Chapter organization and device-specific information . . . . . . . . . . . . . . . . . . . . . 45

References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

1.1 The SPC560P40/34 microcontroller family . . . . . . . . . . . . . . . . . . . . . . . 46

1.2 Target applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.2.1 Application examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

1.4 Critical performance parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

1.5 Chip-level features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

1.6 Module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

1.6.1 High performance e200z0 core processor . . . . . . . . . . . . . . . . . . . . . . . 53

1.6.2 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

1.6.3 Enhanced direct memory access (eDMA) . . . . . . . . . . . . . . . . . . . . . . . 54

1.6.4 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

1.6.5 Static random access memory (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . 56

1.6.6 Interrupt controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

1.6.7 System status and configuration module (SSCM) . . . . . . . . . . . . . . . . . 57

1.6.8 System clocks and clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

1.6.9 Frequency-modulated phase-locked loop (FMPLL) . . . . . . . . . . . . . . . . 57

1.6.10 Main oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.11 Internal RC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.12 Periodic interrupt timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.13 System timer module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.14 Software watchdog timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.6.15 Fault collection unit (FCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.6.16 System integration unit – Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.6.17 Boot and censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.6.18 Error correction status module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.6.19 Peripheral bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

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1.6.20 Controller area network (FlexCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.6.21 Safety port (FlexCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

1.6.22 Serial communication interface module (LINFlex) . . . . . . . . . . . . . . . . . 62

1.6.23 Deserial serial peripheral interface (DSPI) . . . . . . . . . . . . . . . . . . . . . . 62

1.6.24 Pulse width modulator (FlexPWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

1.6.25 eTimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

1.6.26 Analog-to-digital converter (ADC) module . . . . . . . . . . . . . . . . . . . . . . . 65

1.6.27 Cross triggering unit (CTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.6.28 Nexus Development Interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.6.29 Cyclic redundancy check (CRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.6.30 IEEE 1149.1 JTAG controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.6.31 On-chip voltage regulator (VREG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.7 Developer environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.8 Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

2 SPC560P40/34 memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

3 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

3.1 100-pin LQFP pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

3.2 64-pin LQFP pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

3.3 Pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

3.3.1 Power supply and reference voltage pins . . . . . . . . . . . . . . . . . . . . . . . 75

3.3.2 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

3.3.3 Pin multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.4 CTU / ADC / FlexPWM / eTimer connections . . . . . . . . . . . . . . . . . . . . . 88

4 Clock Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

4.1 Clock architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

4.2 Available clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.2.1 FMPLL input reference clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

4.2.2 Clock selectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.3 Auxiliary Clock Selector 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.4 Auxiliary Clock Selector 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.5 Auxiliary Clock Selector 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.6 Auxiliary clock dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

4.2.7 External clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

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4.3 Alternate module clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.3.1 FlexCAN clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.3.2 SWT clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

4.3.3 Cross Triggering Unit (CTU) clock domains . . . . . . . . . . . . . . . . . . . . . . 96

4.3.4 Peripherals behind the IPS bus clock sync bridge . . . . . . . . . . . . . . . . . 96

4.4 Clock behavior in STOP and HALT mode . . . . . . . . . . . . . . . . . . . . . . . . 97

4.5 System clock functional safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.6 IRC 16 MHz internal RC oscillator (RC_CTL) . . . . . . . . . . . . . . . . . . . . . 98

4.7 XOSC external crystal oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

4.7.1 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.7.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

4.8 Frequency Modulated Phase Locked Loop (FMPLL) . . . . . . . . . . . . . . . 100

4.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

4.8.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.8.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.8.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

4.8.5 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

4.8.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4.8.7 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.9 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.9.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

4.9.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.9.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

4.9.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . 111

5 Clock Generation Module (MC_CGM). . . . . . . . . . . . . . . . . . . . . . . . . . 116

5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

5.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

5.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

5.4 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

5.5 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

5.5.1 Output Clock Enable Register (CGM_OC_EN) . . . . . . . . . . . . . . . . . . 124

5.5.2 Output Clock Division Select Register (CGM_OCDS_SC) . . . . . . . . . 124

5.5.3 System Clock Select Status Register (CGM_SC_SS) . . . . . . . . . . . . . 125

5.5.4 System Clock Divider Configuration Register (CGM_SC_DC0) . . . . . 126

5.5.5 Auxiliary Clock 0 Select Control Register (CGM_AC0_SC) . . . . . . . . . 127

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5.5.6 Auxiliary Clock 0 Divider Configuration Register (CGM_AC0_DC0) . . 128

5.5.7 Auxiliary Clock 1 Select Control Register (CGM_AC1_SC) . . . . . . . . . 128

5.5.8 Auxiliary Clock 1 Divider Configuration Register (CGM_AC1_DC0) . . 129

5.5.9 Auxiliary Clock 2 Select Control Register (CGM_AC2_SC) . . . . . . . . . 130

5.5.10 Auxiliary Clock 2 Divider Configuration Register (CGM_AC2_DC0) . . 131

5.6 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

5.7 System Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

5.7.1 System Clock Source Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.7.2 System Clock Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.7.3 System Clock Dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.8 Auxiliary Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

5.8.1 Auxiliary Clock Source Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.8.2 Auxiliary Clock Dividers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.9 Dividers Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

5.10 Output Clock Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

5.11 Output Clock Division Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

6 Mode Entry Module (MC_ME) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

6.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

6.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

6.3.2 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

6.4.1 Mode Transition Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

6.4.2 Modes Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.4.3 Mode Transition Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

6.4.4 Protection of Mode Configuration Registers . . . . . . . . . . . . . . . . . . . . 180

6.4.5 Mode Transition Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

6.4.6 Peripheral Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

6.4.7 Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

7 Power Control Unit (MC_PCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

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7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

7.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

7.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

7.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

7.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

8 Reset Generation Module (MC_RGM). . . . . . . . . . . . . . . . . . . . . . . . . . 187

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

8.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

8.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

8.1.3 Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

8.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

8.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

8.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

8.4.1 Reset State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

8.4.2 Destructive Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

8.4.3 External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.4.4 Functional Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.4.5 Alternate Event Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

8.4.6 Boot Mode Capturing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

9 Interrupt Controller (INTC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

9.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

9.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

9.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

9.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

9.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 212

9.5.1 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

9.5.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

9.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

9.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

9.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

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RM0046 Contents

9.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

9.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

9.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

9.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

9.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

9.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

9.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 237

9.7.7 Software configurable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . 237

9.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

9.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 238

9.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

10 System Status and Configuration Module (SSCM) . . . . . . . . . . . . . . . 240

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

10.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

10.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

10.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.2.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

10.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

10.4 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

10.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

11 System Integration Unit Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

11.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

11.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

11.3.1 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

11.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

11.4.1 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

11.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 251

11.5.1 SIUL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

11.5.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

11.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

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Contents RM0046

11.6.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

11.6.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

11.6.3 General purpose input and output pads (GPIO) . . . . . . . . . . . . . . . . . 267

11.6.4 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

11.7 Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

12 e200z0 and e200z0h Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

12.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

12.2.1 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

12.3 Core registers and programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . 275

12.3.1 Unimplemented SPRs and read-only SPRs . . . . . . . . . . . . . . . . . . . . 278

12.4 Instruction summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

13 Peripheral Bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

13.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

13.2.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

13.2.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

14 Crossbar Switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

14.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

14.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.5.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.5.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

14.6.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

14.6.3 Master ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

14.6.4 Slave ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

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RM0046 Contents

14.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

14.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

15 Error Correction Status Module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . 286

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

15.4.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

15.4.3 ECSM_reg_protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

16 Internal Static RAM (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.2 SRAM operating mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.3 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.5 SRAM ECC mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

16.5.1 Access timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

16.5.2 Reset effects on SRAM accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

16.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

16.7 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 310

17 Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.2 Platform Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

17.2.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

17.2.3 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

17.2.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 313

17.2.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

17.2.6 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

17.2.7 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

17.2.8 Read cycles — buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

17.2.9 Read cycles — buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

17.2.10 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

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Contents RM0046

17.2.11 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

17.2.12 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

17.2.13 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

17.2.14 Bank0 page read buffers and prefetch operation . . . . . . . . . . . . . . . . . 318

17.2.15 Bank1 temporary holding register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

17.2.16 Read-While-Write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

17.2.17 Wait state emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

17.2.18 Timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

17.3 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

17.3.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

17.3.5 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

17.3.6 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

17.3.7 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

17.3.8 Code Flash programming considerations . . . . . . . . . . . . . . . . . . . . . . 370

18 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . . 382

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382

18.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382

18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

18.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

18.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

18.4.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

18.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

18.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

18.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386

18.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

18.6.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

18.6.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407

18.6.3 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410

18.7 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.7.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.7.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

18.7.3 DMA request assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

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RM0046 Contents

18.7.4 DMA arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 417

18.7.5 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417

18.7.6 TCD status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421

18.7.7 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

18.7.8 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423

19 DMA Channel Mux (DMA_MUX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424

19.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424

19.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424

19.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

19.4 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428

19.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429

19.5.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . 429

19.5.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . 432

19.6 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

19.6.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

19.6.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

20 Deserial Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . 437

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

20.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

20.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

20.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

20.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439

20.5.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

20.5.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

20.5.3 Module disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

20.5.4 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

20.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

20.6.1 Signal overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

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Contents RM0046

20.6.2 Signal names and descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

20.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 442

20.7.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442

20.7.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443

20.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460

20.8.1 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

20.8.2 Start and stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462

20.8.3 Serial Peripheral Interface (SPI) configuration . . . . . . . . . . . . . . . . . . . 463

20.8.4 DSPI baud rate and clock delay generation . . . . . . . . . . . . . . . . . . . . . 466

20.8.5 Transfer formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469

20.8.6 Continuous Serial communications clock . . . . . . . . . . . . . . . . . . . . . . 476

20.8.7 Interrupts/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478

20.8.8 Power saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479

20.9 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 480

20.9.1 Managing queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480

20.9.2 Baud rate settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480

20.9.3 Delay settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

20.9.4 Calculation of FIFO pointer addresses . . . . . . . . . . . . . . . . . . . . . . . . 482

21 LIN Controller (LINFlex) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

21.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

21.2.1 LIN mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

21.2.2 UART mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

21.2.3 Features common to LIN and UART . . . . . . . . . . . . . . . . . . . . . . . . . . 486

21.3 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486

21.4 Fractional baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487

21.5 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489

21.5.1 Initialization mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489

21.5.2 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489

21.5.3 Low power mode (Sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489

21.6 Test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

21.6.1 Loop Back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

21.6.2 Self Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

21.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 491

21.7.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491

12/936 Doc ID 16912 Rev 5

RM0046 Contents

21.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

21.8.1 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

21.8.2 LIN mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520

21.8.3 8-bit timeout counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

21.8.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

22 FlexCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531

22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531

22.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531

22.1.2 FlexCAN module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532

22.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

22.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

22.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

22.2.2 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

22.3 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 534

22.3.1 FlexCAN memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

22.3.2 Message buffer structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536

22.3.3 Rx FIFO structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

22.3.4 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542

22.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

22.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

22.4.2 Transmit process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

22.4.3 Arbitration process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

22.4.4 Receive process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

22.4.5 Matching process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563

22.4.6 Data coherence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

22.4.7 Rx FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566

22.4.8 CAN protocol related features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

22.4.9 Modes of operation details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

22.4.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

22.4.11 Bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573

22.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573

22.5.1 FlexCAN initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574

23 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

23.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

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23.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

23.1.2 Device-specific pin configuration features . . . . . . . . . . . . . . . . . . . . . . 575

23.1.3 Device-specific implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576

23.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576

23.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

23.3.1 Analog channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

23.3.2 Analog clock generator and conversion timings . . . . . . . . . . . . . . . . . . 580

23.3.3 ADC sampling and conversion timing . . . . . . . . . . . . . . . . . . . . . . . . . 581

23.3.4 ADC CTU (Cross Triggering Unit) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

23.3.5 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584

23.3.6 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

23.3.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

23.3.8 Power-down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

23.3.9 Auto-clock-off mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

23.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

23.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

23.4.2 Control logic registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588

23.4.3 Interrupt registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591

23.4.4 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595

23.4.5 Threshold registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

23.4.6 Conversion Timing Registers CTR[0] . . . . . . . . . . . . . . . . . . . . . . . . . 599

23.4.7 Mask registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

23.4.8 Delay registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601

23.4.9 Data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601

24 Cross Triggering Unit (CTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603

24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603

24.2 CTU overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603

24.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

24.3.1 Trigger events features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

24.3.2 Trigger generator subunit (TGS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605

24.3.3 TGS in triggered mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605

24.3.4 TGS in sequential mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606

24.3.5 TGS counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607

24.4 Scheduler subunit (SU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

24.4.1 ADC commands list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610

14/936 Doc ID 16912 Rev 5

RM0046 Contents

24.4.2 ADC commands list format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610

24.4.3 ADC results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612

24.5 Reload mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613

24.6 Power safety mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 614

24.6.1 MDIS bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 614

24.6.2 STOP mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 614

24.7 Interrupts and DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615

24.7.1 DMA support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615

24.7.2 CTU faults and errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615

24.7.3 CTU interrupt/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616

24.8 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617

24.8.1 Trigger Generator Sub-unit Input Selection Register (TGSISR) . . . . . 621

24.8.2 Trigger Generator Sub-unit Control Register (TGSCR) . . . . . . . . . . . . 624

24.8.3 Trigger x Compare Register (TxCR, x = 0...7) . . . . . . . . . . . . . . . . . . . 624

24.8.4 TGS Counter Compare Register (TGSCCR) . . . . . . . . . . . . . . . . . . . . 625

24.8.5 TGS Counter Reload Register (TGSCRR) . . . . . . . . . . . . . . . . . . . . . 625

24.8.6 Commands list control register 1 (CLCR1) . . . . . . . . . . . . . . . . . . . . . 626

24.8.7 Commands list control register 2 (CLCR2) . . . . . . . . . . . . . . . . . . . . . 626

24.8.8 Trigger handler control register 1 (THCR1) . . . . . . . . . . . . . . . . . . . . . 627

24.8.9 Trigger handler control register 2 (THCR2) . . . . . . . . . . . . . . . . . . . . . 629

24.8.10 Commands list register x (x = 1,...,24) (CLRx) . . . . . . . . . . . . . . . . . . . 631

24.8.11 FIFO DMA control register (FDCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 632

24.8.12 FIFO control register (FCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633

24.8.13 FIFO threshold register (FTH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

24.8.14 FIFO status register (FST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635

24.8.15 FIFO Right aligned data x (x = 0,...,3) (FRx) . . . . . . . . . . . . . . . . . . . . 636

24.8.16 FIFO signed Left aligned data x (x = 0,...,3) (FLx) . . . . . . . . . . . . . . . . 637

24.8.17 Cross triggering unit error flag register (CTUEFR) . . . . . . . . . . . . . . . 637

24.8.18 Cross triggering unit interrupt flag register (CTUIFR) . . . . . . . . . . . . . 638

24.8.19 Cross triggering unit interrupt/DMA register (CTUIR) . . . . . . . . . . . . . 639

24.8.20 Control ON time register (COTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

24.8.21 Cross triggering unit control register (CTUCR) . . . . . . . . . . . . . . . . . . 641

24.8.22 Cross triggering unit digital filter (CTUDF) . . . . . . . . . . . . . . . . . . . . . . 642

24.8.23 Cross triggering unit power control register (CTUPCR) . . . . . . . . . . . . 642

25 FlexPWM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

25.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

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Contents RM0046

25.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

25.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

25.4 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

25.4.1 Module level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

25.4.2 PWM submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

25.5 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

25.5.1 PWMA[n] and PWMB[n] — external PWM pair . . . . . . . . . . . . . . . . . . 647

25.5.2 PWMX[n] — auxiliary PWM signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

25.5.3 FAULT[n] — fault inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

25.5.4 EXT_SYNC — external synchronization signal . . . . . . . . . . . . . . . . . . 647

25.5.5 EXT_FORCE — external output force signal . . . . . . . . . . . . . . . . . . . . 647

25.5.6 OUT_TRIG0[n] and OUT_TRIG1[n] — output triggers . . . . . . . . . . . . 647

25.5.7 EXT_CLK — external clock signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

25.6 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

25.6.1 FlexPWM module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

25.6.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650

25.6.3 Submodule registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651

25.6.4 Configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

25.6.5 Fault channel registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671

25.7 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

25.7.1 Center-aligned PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

25.7.2 Edge-aligned PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

25.7.3 Phase-shifted PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

25.7.4 Double switching PWMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 678

25.7.5 ADC triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

25.7.6 Synchronous switching of multiple outputs . . . . . . . . . . . . . . . . . . . . . 681

25.8 Functional details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

25.8.1 PWM clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683

25.8.2 Register reload logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683

25.8.3 Counter synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

25.8.4 PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 685

25.8.5 Output compare capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

25.8.6 Force out logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

25.8.7 Independent or complementary channel operation . . . . . . . . . . . . . . . 688

25.8.8 Deadtime insertion logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689

25.8.9 Top/bottom correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691

16/936 Doc ID 16912 Rev 5

RM0046 Contents

25.8.10 Manual correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

25.8.11 Output logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

25.8.12 Fault protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695

25.8.13 Fault pin filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696

25.8.14 Automatic fault clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697

25.8.15 Manual fault clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697

25.8.16 Fault testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

25.9 PWM generator loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

25.9.1 Load enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

25.9.2 Load frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 699

25.9.3 Reload flag . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700

25.9.4 Reload errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700

25.9.5 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700

25.10 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701

25.11 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701

25.12 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702

26 eTimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

26.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

26.3 Module block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 705

26.4 Channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

26.5 External signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

26.5.1 ETC[5:0]—eTimer input/outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

26.6 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

26.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706

26.6.2 Timer channel registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

26.6.3 Watchdog timer registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 725

26.6.4 Configuration registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726

26.7 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729

26.7.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729

26.7.2 Counting modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729

26.7.3 Other features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734

26.8 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735

26.9 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

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Contents RM0046

26.10 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736

27 Functional Safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737

27.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737

27.2 Register protection module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737

27.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737

27.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738

27.2.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738

27.2.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738

27.2.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . 738

27.2.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742

27.2.7 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745

27.3 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745

27.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 745

27.3.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 746

27.3.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 746

27.3.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 746

27.3.5 SWT memory map and registers description . . . . . . . . . . . . . . . . . . . 746

27.3.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 752

28 Fault Collection Unit (FCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

28.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

28.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

28.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757

28.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757

28.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757

28.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758

28.2.2 Register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758

28.2.3 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760

28.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 771

28.3.1 State machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772

28.3.2 Output generation protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773

29 Wakeup Unit (WKPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

29.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

29.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

18/936 Doc ID 16912 Rev 5

RM0046 Contents

29.3 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

29.4 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 776

29.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

29.4.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 777

29.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 779

29.5.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 779

29.5.2 Non-Maskable Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 779

30 Periodic Interrupt Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

30.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

30.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

30.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

30.2 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

30.3 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 782

30.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

30.3.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 783

30.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787

30.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787

30.4.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

30.5 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 789

30.5.1 Example configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

31 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

31.5.2 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 791

31.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 795

32 Cyclic Redundancy Check (CRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

32.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

32.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

32.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

Doc ID 16912 Rev 5 19/936

Contents RM0046

32.2.1 Standard features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

32.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

32.3.1 IPS bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797

32.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797

32.5 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 799

32.5.1 CRC Configuration Register (CRC_CFG) . . . . . . . . . . . . . . . . . . . . . . 800

32.5.2 CRC Input Register (CRC_INP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 801

32.5.3 CRC Current Status Register (CRC_CSTAT) . . . . . . . . . . . . . . . . . . . 802

32.5.4 CRC Output Register (CRC_OUTP) . . . . . . . . . . . . . . . . . . . . . . . . . . 802

32.6 Use cases and limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 803

33 Boot Assist Module (BAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806

33.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806

33.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806

33.3 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806

33.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 806

33.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807

33.5.1 Entering boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807

33.5.2 SPC560P40/34 boot pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 808

33.5.3 Reset Configuration Half Word (RCHW) . . . . . . . . . . . . . . . . . . . . . . . 809

33.5.4 Single chip boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 810

33.5.5 Boot through BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 811

33.5.6 Boot from UART—autobaud disabled . . . . . . . . . . . . . . . . . . . . . . . . . 817

33.5.7 Bootstrap with FlexCAN—autobaud disabled . . . . . . . . . . . . . . . . . . . 818

33.6 FlexCAN boot mode download protocol . . . . . . . . . . . . . . . . . . . . . . . . . 819

33.6.1 Autobaud feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 819

33.6.2 Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 831

33.7 Censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 831

34 Voltage Regulators and Power Supplies . . . . . . . . . . . . . . . . . . . . . . . 836

34.1 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 836

34.1.1 High Power or Main Regulator (HPREG) . . . . . . . . . . . . . . . . . . . . . . . 836

34.1.2 Low Voltage Detectors (LVD) and Power On Reset (POR) . . . . . . . . . 836

34.1.3 VREG digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 837

34.1.4 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 838

34.2 Power supply strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 839

20/936 Doc ID 16912 Rev 5

RM0046 Contents

35 IEEE 1149.1 Test Access Port Controller (JTAGC) . . . . . . . . . . . . . . . 841

35.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841

35.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841

35.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841

35.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842

35.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842

35.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 842

35.5.2 IEEE 1149.1-2001 defined test modes . . . . . . . . . . . . . . . . . . . . . . . . 842

35.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 843

35.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 843

35.7.1 Instruction register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

35.7.2 Bypass register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

35.7.3 Device identification register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

35.7.4 Boundary scan register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845

35.8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845

35.8.1 JTAGC reset configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845

35.8.2 IEEE 1149.1-2001 (JTAG) Test Access Port (TAP) . . . . . . . . . . . . . . . 845

35.8.3 TAP controller state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846

35.8.4 JTAGC instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 848

35.8.5 Boundary scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 850

35.9 e200z0 OnCE controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 850

35.9.1 e200z0 OnCE controller block diagram . . . . . . . . . . . . . . . . . . . . . . . . 850

35.9.2 e200z0 OnCE controller functional description . . . . . . . . . . . . . . . . . . 851

35.9.3 e200z0 OnCE controller registers description . . . . . . . . . . . . . . . . . . . 851

35.10 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 853

36 Nexus Development Interface (NDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . 854

36.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 854

36.2 Information specific to this device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 854

36.2.1 Features not supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 854

36.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 855

36.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 855

36.5 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856

36.5.1 Nexus reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856

36.5.2 NDI modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856

Doc ID 16912 Rev 5 21/936

Contents RM0046

36.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856

36.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 857

36.8 Interrupts and Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 857

36.9 Debug support overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 858

36.9.1 Software Debug Facilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 858

36.9.2 Additional Debug Facilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 858

36.9.3 Hardware Debug Facilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 859

36.9.4 Sharing Debug Resources by Software/Hardware . . . . . . . . . . . . . . . 859

36.10 Software Debug Events and Exceptions . . . . . . . . . . . . . . . . . . . . . . . . 861

36.10.1 Instruction Address Compare Event . . . . . . . . . . . . . . . . . . . . . . . . . . 862

36.10.2 Data Address Compare Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 863

36.10.3 Linked Instruction Address and Data Address Compare Event . . . . . . 865

36.10.4 Trap Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 866

36.10.5 Branch Taken Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 866

36.10.6 Instruction Complete Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . 866

36.10.7 Interrupt Taken Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 866

36.10.8 Critical Interrupt Taken Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . 867

36.10.9 Return Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867

36.10.10 Critical Return Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867

36.10.11 External Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867

36.10.12 Unconditional Debug Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 868

36.11 Debug Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 868

36.11.1 Debug Address and Value Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 868

36.11.2 Debug Control and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 869

36.11.3 Debug External Resource Control Register (DBERC0) . . . . . . . . . . . . 882

36.12 External Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888

36.12.1 OnCE Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888

36.12.2 JTAG/OnCE Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 891

36.12.3 OnCE Internal Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 891

36.12.4 OnCE Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 892

36.12.5 e200z0h OnCE Controller and Serial Interface . . . . . . . . . . . . . . . . . . 893

36.12.6 Access to Debug Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 901

36.12.7 Methods of Entering Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 903

36.12.8 CPU Status and Control Scan Chain Register (CPUSCR) . . . . . . . . . 904

36.13 Watchpoint Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 910

36.14 Basic Steps for Enabling, Using, and Exiting External Debug Mode . . . 911

22/936 Doc ID 16912 Rev 5

RM0046 Contents

36.15 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 912

36.15.1 Enabling Nexus clients for TAP access . . . . . . . . . . . . . . . . . . . . . . . . 912

36.15.2 Debug mode control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 913

Appendix A Registers Under Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 914

Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 925

Doc ID 16912 Rev 5 23/936

List of tables RM0046

List of tables

Table 1. SPC560P40/34 device comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Table 2. SPC560P40 device configuration differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Table 3. Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

Table 4. Supply pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

Table 5. System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Table 6. Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Table 7. CTU / ADC / FlexPWM / eTimer connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Table 8. RC_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

Table 9. Crystal oscillator truth table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Table 10. OSC_CTL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Table 11. OSC_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

Table 12. FMPLL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Table 13. CR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

Table 14. MR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Table 15. Progressive clock switching on pll_select rising edge . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Table 16. CMU module summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Table 17. CMU memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 18. CMU_0_CSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 19. CMU_0_FDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Table 20. CMU_0_HFREFR_A field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Table 21. CMU_0_LFREFR_A fields descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Table 22. CMU_0_ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Table 23. CMU_0_MDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

Table 24. MC_CGM Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 25. MC_CGM Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Table 26. Output Clock Enable Register (CGM_OC_EN) Field Descriptions. . . . . . . . . . . . . . . . . . 124

Table 27. Output Clock Division Select Register (CGM_OCDS_SC) Field Descriptions . . . . . . . . . 125

Table 28. System Clock Select Status Register (CGM_SC_SS) Field Descriptions . . . . . . . . . . . . 126

Table 29. System Clock Divider Configuration Register (CGM_SC_DC0) Field Descriptions . . . . . 126

Table 30. Auxiliary Clock 0 Select Control Register (CGM_AC0_SC) Field Descriptions . . . . . . . . 127

Table 31. Auxiliary Clock 0 Divider Configuration Register (CGM_AC0_DC0) Field Descriptions. . 128

Table 32. Auxiliary Clock 1 Select Control Register (CGM_AC1_SC) Field Descriptions . . . . . . . . 129

Table 33. Auxiliary Clock 1 Divider Configuration Register (CGM_AC1_DC0) Field Descriptions. . 129

Table 34. Auxiliary Clock 2 Select Control Register (CGM_AC2_SC) Field Descriptions . . . . . . . . 130

Table 35. Auxiliary Clock 2 Divider Configuration Register (CGM_AC2_DC0) Field Descriptions. . 131

Table 36. MC_ME Mode Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

Table 37. MC_ME Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

Table 38. MC_ME Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

Table 39. Global Status Register (ME_GS) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Table 40. Mode Control Register (ME_MCTL) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . 150

Table 41. Mode Enable Register (ME_ME) Field Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

Table 42. Interrupt Status Register (ME_IS) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Table 43. Interrupt Mask Register (ME_IM) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Table 44. Invalid Mode Transition Status Register (ME_IMTS) Field Descriptions . . . . . . . . . . . . . 154

Table 45. Debug Mode Transition Status Register (ME_DMTS) Field Descriptions . . . . . . . . . . . . 156

Table 46. Mode Configuration Registers (ME_<mode>_MC) Field Descriptions . . . . . . . . . . . . . . . 162

Table 47. Peripheral Status Registers 0…4 (ME_PS0…4) Field Descriptions. . . . . . . . . . . . . . . . . 165

Table 48. Run Peripheral Configuration Registers (ME_RUN_PC0…7) Field Descriptions. . . . . . . 166

24/936 Doc ID 16912 Rev 5

RM0046 List of tables

Table 49. Low-Power Peripheral Configuration Registers (ME_LP_PC0…7) Field Descriptions. . . 167

Table 50. Peripheral Control Registers (ME_PCTL0…143) Field Descriptions . . . . . . . . . . . . . . . . 168

Table 51. MC_ME Resource Control Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

Table 52. MC_ME System Clock Selection Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

Table 53. MC_PCU Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

Table 54. MC_PCU Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

Table 55. Power Domain Status Register (PCU_PSTAT) Field Descriptions. . . . . . . . . . . . . . . . . . 186

Table 56. MC_RGM Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

Table 57. MC_RGM Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

Table 58. Functional Event Status Register (RGM_FES) Field Descriptions . . . . . . . . . . . . . . . . . . 193

Table 59. Destructive Event Status Register (RGM_DES) Field Descriptions . . . . . . . . . . . . . . . . . 194

Table 60. Functional Event Reset Disable Register (RGM_FERD) Field Descriptions . . . . . . . . . . 196

Table 61. Destructive Event Reset Disable Register (RGM_DERD) Field Descriptions . . . . . . . . . 197

Table 62. Functional Event Alternate Request Register (RGM_FEAR) Field Descriptions . . . . . . . 198

Table 63. Functional Event Short Sequence Register (RGM_FESS) Field Descriptions . . . . . . . . . 199

Table 64. Functional Bidirectional Reset Enable Register (RGM_FBRE) Field Descriptions. . . . . . 201

Table 65. MC_RGM Reset Implications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

Table 66. MC_RGM Alternate Event Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

Table 67. Interrupt sources available . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

Table 68. INTC memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

Table 69. INTC_MCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

Table 70. INTC_CPR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

Table 71. INTC_IACKR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

Table 72. INTC_SSCIR[0:7] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

Table 73. INTC_PSR0_3–INTC_PSR220–221 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . 218

Table 74. INTC Priority Select Register address offsets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

Table 75. Interrupt vector table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

Table 76. Order of ISR execution example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Table 77. SSCM memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

Table 78. STATUS allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

Table 79. STATUS field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

Table 80. MEMCONFIG field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

Table 81. MEMCONFIG allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

Table 82. ERROR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

Table 83. ERROR allowed register accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

Table 84. DEBUGPORT field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

Table 85. Debug Status Port modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

Table 86. DEBUGPORT allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

Table 87. PWCMPH/L field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

Table 88. PWCMPH/L allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

Table 89. SIUL signal properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

Table 90. SIUL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

Table 91. MIDR1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

Table 92. MIDR2 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

Table 93. ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

Table 94. IRER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

Table 95. IREER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

Table 96. IFEER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

Table 97. IFER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

Table 98. PCR[0:71] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

Table 99. PCR[n] reset value exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

Table 100. PCR bit implementation by pad type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

Doc ID 16912 Rev 5 25/936

List of tables RM0046

Table 101. PSMI[0_3:32_35] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

Table 102. Pad selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

Table 103. GPDO[0_3:68_71] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

Table 104. GPDI[0_3:68_71] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

Table 105. PGPDO0_3 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

Table 106. PGPDI[0:3] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

Table 107. MPGPDO[0:6] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

Table 108. IFMC[0:24] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

Table 109. IFCPR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

Table 110. Device XBAR switch ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

Table 111. Hardwired bus master priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

Table 112. ECSM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

Table 113. PCT field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

Table 114. REV field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

Table 115. PLAMC field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

Table 116. ASC field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

Table 117. IMC field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

Table 118. MRSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

Table 119. MIR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

Table 120. MUDCR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

Table 121. ECR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

Table 122. ESR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

Table 123. EEGR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

Table 124. FEAR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

Table 125. FEMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

Table 126. FEAT field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300

Table 127. FEDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

Table 128. REAR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

Table 129. RESR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302

Table 130. RAM syndrome mapping for single-bit correctable errors. . . . . . . . . . . . . . . . . . . . . . . . . 302

Table 131. REMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

Table 132. REAT field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305

Table 133. REDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

Table 134. SRAM operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

Table 135. SRAM memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

Table 136. Number of wait states required for SRAM operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

Table 137. Flash-related regions in the system memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

Table 138. Platform Flash controller 32-bit memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

Table 139. Platform Flash controller stall-while-write interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

Table 140. Additional wait state encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

Table 141. Extended additional wait state encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

Table 142. 288 KB code Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

Table 143. 64 KB data Flash module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

Table 144. TestFlash structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

Table 145. Shadow sector structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

Table 146. Flash registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

Table 147. Flash 256 KB bank0 register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

Table 148. Flash 64 KB bank1 register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

Table 149. MCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

Table 150. MCR bits set/clear priority levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

Table 151. LML and NVLML field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

Table 152. SLL and NVSLL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350

26/936 Doc ID 16912 Rev 5

RM0046 List of tables

Table 153. LMS field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352

Table 154. ADR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352

Table 155. ADR content: priority list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

Table 156. PFCR0 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

Table 157. PFCR1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

Table 158. PFAPR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

Table 159. UT0 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

Table 160. UT1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

Table 161. UT2 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

Table 162. UMSIR0 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

Table 163. UMISR1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

Table 164. UMISR2 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

Table 165. UMISR3 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

Table 166. UMISR4 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367

Table 167. NVPWD0 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367

Table 168. NVPWD1 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

Table 169. NVSCI0 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

Table 170. NVSCI1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369

Table 171. NVUSRO field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

Table 172. Flash modify operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371

Table 173. Bits manipulation: double words with the same ECC value . . . . . . . . . . . . . . . . . . . . . . . 379

Table 174. Bits manipulation: censorship management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381

Table 175. eDMA memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

Table 176. EDMA_CR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387

Table 177. EDMA_ESR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388

Table 178. EDMA_ERQRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390

Table 179. EDMA_EEIRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391

Table 180. EDMA_SERQR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391

Table 181. EDMA_CERQR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392

Table 182. EDMA_SEEIR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

Table 183. EDMA_CEEIR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

Table 184. EDMA_CIRQR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394

Table 185. EDMA_CERR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394

Table 186. EDMA_SSBR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395

Table 187. EDMA_CDSBR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

Table 188. EDMA_IRQRL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

Table 189. EDMA_ERL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

Table 190. EDMA_HRSL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398

Table 191. EDMA_CPRn field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

Table 192. TCDn 32-bit memory structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

Table 193. TCDn field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

Table 194. eDMA peak transfer rates (MB/Sec) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

Table 195. eDMA peak request Rate (MReq/sec) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

Table 196. TCD primary control and status fields. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

Table 197. DMA request summary for eDMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

Table 198. Modulo feature example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420

Table 199. Channel linking parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423

Table 200. DMA_MUX memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

Table 201. CHCONFIG#x field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

Table 202. Channel and trigger enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427

Table 203. DMA channel mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428

Table 204. Signal properties. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

Doc ID 16912 Rev 5 27/936

List of tables RM0046

Table 205. DSPI memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442

Table 206. DSPIx_MCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444

Table 207. DSPIx_TCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447

Table 208. DSPIx_CTARn field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448

Table 209. DSPI SCK duty cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

Table 210. DSPI transfer frame size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

Table 211. DSPI PCS to SCK delay scaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452

Table 212. DSPI after SCK delay scaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452

Table 213. DSPI delay after transfer scaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452

Table 214. DSPI baud rate scaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

Table 215. DSPIx_SR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

Table 216. DSPIx_RSER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

Table 217. DSPIx_PUSHR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457

Table 218. DSPIx_POPR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459

Table 219. DSPIx_TXFRn field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460

Table 220. DSPIx_RXFRn field description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460

Table 221. State transitions for start and stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463

Table 222. Baud rate computation example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467

Table 223. CS to SCK delay computation example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467

Table 224. After SCK delay computation example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467

Table 225. Delay after transfer computation example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468

Table 226. Peripheral Chip Select strobe assert computation example . . . . . . . . . . . . . . . . . . . . . . . 469

Table 227. Peripheral Chip Select strobe negate computation example . . . . . . . . . . . . . . . . . . . . . . 469

Table 228. Delayed master sample point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472

Table 229. Interrupt and DMA request conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478

Table 230. Baud rate values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481

Table 231. Delay values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

Table 232. Error calculation for programmed baud rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488

Table 233. LINFlex memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491

Table 234. LINCR1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493

Table 235. Checksum bits configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Table 236. LIN master break length selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

Table 237. Operating mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495

Table 238. LINIER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

Table 239. LINSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498

Table 240. LINESR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500

Table 241. UARTCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502

Table 242. UARTSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503

Table 243. LINTCSR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505

Table 244. LINOCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506

Table 245. LINTOCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

Table 246. LINFBRR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

Table 247. LINIBRR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Table 248. Integer baud rate selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

Table 249. LINCFR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

Table 250. LINCR2 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510

Table 251. BIDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511

Table 252. BDRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512

Table 253. BDRM field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513

Table 254. IFER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513

Table 255. IFMI field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514

Table 256. IFMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515

28/936 Doc ID 16912 Rev 5

RM0046 List of tables

Table 257. IFMR[IFM] configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515

Table 258. IFCR2n field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

Table 259. IFCR2n + 1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517

Table 260. Message buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

Table 261. Filter to interrupt vector correlation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525

Table 262. LINFlex interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

Table 263. FlexCAN signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

Table 264. FlexCAN module memory map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

Table 265. FlexCAN register reset status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

Table 266. Message Buffer MB0 memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536

Table 267. Message Buffer structure field description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

Table 268. Message buffer code for Rx buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

Table 269. Message Buffer code for Tx buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

Table 270. MB0–MB31 addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

Table 271. ID Table 0 - 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

Table 272. Rx FIFO Structure field description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542

Table 273. MCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543

Table 274. IDAM coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546

Table 275. CTRL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

Table 276. TIMER field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550

Table 277. RXGMASK field description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

Table 278. RX14MASK field description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

Table 279. RX15MASK field description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552

Table 280. Error and Status Register (ESR) field description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

Table 281. Fault confinement state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

Table 282. IMASK1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

Table 283. IFLAG1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

Table 284. RXIMR0–RXIMR31 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

Table 285. RXIMR0–RXIMR31 addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

Table 286. Time segment syntax . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

Table 287. CAN standard compliant bit time segment settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

Table 288. Minimum ratio between peripheral clock frequency and CAN bit rate . . . . . . . . . . . . . . . 571

Table 289. Configurations for starting normal conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

Table 290. ADC sampling and conversion timing at 5 V / 3.3 V for ADC0 . . . . . . . . . . . . . . . . . . . . . 582

Table 291. Max/Min ADC_clk frequency and related configuration settings at 5 V / 3.3 V for ADC0 . 583

Table 292. Values of WDGxH and WDGxL fields. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584

Table 293. Example for Analog watchdog operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

Table 294. ADC digital registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587

Table 295. MCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589

Table 296. MSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

Table 297. ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592

Table 298. IMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592

Table 299. WTISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593

Table 300. WTIMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594

Table 301. DMAE field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595

Table 302. DMARx field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

Table 303. TRCx field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597

Table 304. THRHLRx field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

Table 305. CTR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

Table 306. NCMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

Table 307. JCMR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

Table 308. PDEDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601

Doc ID 16912 Rev 5 29/936

List of tables RM0046

Table 309. CDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602

Table 310. ADC commands translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611

Table 311. CTU interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616

Table 312. CTU memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617

Table 313. TGS registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620

Table 314. SU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620

Table 315. CTU registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620

Table 316. FIFO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621

Table 317. TGSISR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622

Table 318. TGSCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624

Table 319. TxCR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625

Table 320. TGSCCR field format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625

Table 321. TGSCRR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625

Table 322. CLCR1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626

Table 323. CLCR2 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626

Table 324. THCR1 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627

Table 325. THCR2 field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629

Table 326. CLRx (CMS = 0) field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631

Table 327. CLRx (CMS = 1) field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632

Table 328. FDCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632

Table 329. FCR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633

Table 330. FTH field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

Table 331. FST field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635

Table 332. FRx field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637

Table 333. FLx field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637

Table 334. CTUEFR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638

Table 335. CTUIFR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639

Table 336. CTUIR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

Table 337. COTR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641

Table 338. CTUCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641

Table 339. CTUDF field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642

Table 340. CTUPCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 642

Table 341. Modes when PWM operation is restricted . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

Table 342. FlexPWM memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

Table 343. CTRL2 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

Table 344. CTRL1 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

Table 345. PWM reload frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

Table 346. PWM prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

Table 347. OCTRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

Table 348. STS field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661

Table 349. INTEN field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 662

Table 350. DMAEN field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 662

Table 351. TCTRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663

Table 352. DISMAP field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664

Table 353. OUTEN field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

Table 354. MASK field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

Table 355. SWCOUT field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

Table 356. DTSRCSEL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 669

Table 357. MCTRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671

Table 358. FCTRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

Table 359. FSTS field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

Table 360. FFILT field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

30/936 Doc ID 16912 Rev 5