”YNN MacshbM·“‘Nr`lRev. 1.0, Jan. 2010
M392B2873FH0
M392B5673FH0
M392B5670FH0
M392B5170FM0
240pin VLP Registered DIMM
based on 1Gb F-die |
1.35V |
|
78FBGA with Lead-Free & Halogen-Free (RoHS compliant)
datasheet
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2010 Samsung Electronics Co., Ltd. All rights reserved.
- 1 -
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|
|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
|||
VLP Registered DIMM |
datasheet |
|
DDR3L SDRAM |
|
Revision History |
|
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|
Revision No. |
History |
Draft Date |
Remark |
Editor |
1.0 - First Release |
|
Jan. 2010 |
- |
S.H.Kim |
- 2 -
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|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
||||
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
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Table Of Contents |
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240pin VLP Registered DIMM based on 1Gb F-die |
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1. DDR3L VLP Registered DIMM Ordering Information ................................................................................................... |
5 |
||||
2. Key Features................................................................................................................................................................. |
|
|
|
5 |
|
3. Address Configuration .................................................................................................................................................. |
|
|
|
5 |
|
4. Registered DIMM Pin Configurations (Front side/Back side)........................................................................................ |
6 |
||||
5. Pin Description ............................................................................................................................................................. |
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|
|
7 |
|
6. ON DIMM Thermal Sensor ........................................................................................................................................... |
|
|
|
7 |
|
7. Input/Output Functional Description.............................................................................................................................. |
|
|
|
8 |
|
8. Pinout Comparison Based On Module Type................................................................................................................. |
|
|
|
9 |
|
9. Registering Clock Driver Specification.......................................................................................................................... |
|
|
|
10 |
|
9.1 Timing & Capacitance values .................................................................................................................................. |
|
|
|
10 |
|
9.2 Clock driver Characteristics..................................................................................................................................... |
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|
10 |
|
10. Function Block Diagram:............................................................................................................................................. |
|
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|
11 |
|
10.1 |
1GB, 128Mx72 Module (Populated as 1 rank of x8 DDR3 SDRAMs) ................................................................... |
11 |
|||
10.2 |
2GB, 256Mx72 Module (Populated as 2 ranks of x8 DDR3 SDRAMs) ................................................................. |
12 |
|||
10.3 |
2GB, 256Mx72 Module (Populated as 1 rank of x4 DDR3 SDRAMs) ................................................................... |
13 |
|||
10.4 |
4GB, 512Mx72 Module (Populated as 2 ranks of x4 DDR3 SDRAMs) ................................................................. |
14 |
|||
11. Absolute Maximum Ratings ........................................................................................................................................ |
|
|
|
15 |
|
11.1 |
Absolute Maximum DC Ratings............................................................................................................................. |
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|
|
15 |
11.2 |
DRAM Component Operating Temperature Range .............................................................................................. |
15 |
|||
12. AC & DC Operating Conditions................................................................................................................................... |
|
|
|
15 |
|
12.1 |
Recommended DC Operating Conditions (SSTL-15)............................................................................................ |
15 |
|||
13. AC & DC Input Measurement Levels .......................................................................................................................... |
|
|
|
16 |
|
13.1 |
AC & DC Logic Input Levels for Single-ended Signals.......................................................................................... |
16 |
|||
13.2 |
VREF Tolerances.................................................................................................................................................... |
|
|
|
17 |
13.3 |
AC and DC Logic Input Levels for Differential Signals .......................................................................................... |
18 |
|||
13.3.1. Differential Signals Definition .................................................................. |
|
|
....................................................... |
18 |
|
13.3.2. Differential Swing Requirement for Clock (CK - |
CK) |
.............................................and Strobe (DQS - DQS) |
18 |
||
13.3.3. Single-ended Requirements for Differential Signals ...................................................................................... |
19 |
||||
13.3.4. Differential Input Cross Point Voltage ............................................................................................................ |
|
|
|
20 |
|
13.4 |
Slew Rate Definition for Single Ended Input Signals............................................................................................. |
20 |
|||
13.5 |
Slew rate definition for Differential Input Signals ................................................................................................... |
20 |
|||
14. AC & DC Output Measurement Levels ....................................................................................................................... |
|
|
|
21 |
|
14.1 |
Single Ended AC and DC Output Levels............................................................................................................... |
|
|
|
21 |
14.2 |
Differential AC and DC Output Levels ................................................................................................................... |
|
|
|
21 |
14.3 |
Single-ended Output Slew Rate ............................................................................................................................ |
|
|
|
21 |
14.4 |
Differential Output Slew Rate ................................................................................................................................ |
|
|
|
22 |
15. IDD specification definition.......................................................................................................................................... |
|
|
|
23 |
|
16. IDD SPEC Table ......................................................................................................................................................... |
|
|
|
25 |
|
17. Input/Output Capacitance ........................................................................................................................................... |
|
|
|
27 |
|
18. Electrical Characteristics and AC timing ..................................................................................................................... |
|
|
|
28 |
|
18.1 |
Refresh Parameters by Device Density................................................................................................................. |
|
|
|
28 |
18.2 |
Speed Bins and CL, tRCD, tRP, tRC and tRAS for Corresponding Bin ................................................................ |
28 |
|||
18.3 |
Speed Bins and CL, tRCD, tRP, tRC and tRAS for corresponding Bin ................................................................. |
28 |
|||
18.3.1. Speed Bin Table Notes .................................................................................................................................. |
|
|
|
31 |
|
19. Timing Parameters by Speed Grade .......................................................................................................................... |
|
|
|
32 |
|
19.1 |
Jitter Notes ............................................................................................................................................................ |
|
|
|
35 |
19.2 |
Timing Parameter Notes........................................................................................................................................ |
|
|
|
36 |
20. Physical Dimensions................................................................................................................................................... |
|
|
|
37 |
|
20.1 |
128Mbx8 based 128Mx72 Module (1 Rank) - M392B2873FH0 ............................................................................ |
37 |
|||
20.1.1. x72 DIMM, populated as one physical rank of x8 DDR3 SDRAMs................................................................ |
37 |
||||
20.2 |
128Mbx8 based 256Mx72 Module (2 Ranks) - M392B5673FH0 .......................................................................... |
38 |
|||
20.2.1. x72 DIMM, populated as two physical ranks of x8 DDR3 SDRAMs38 |
|
||||
|
|
- 3 - |
|
|
|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
|
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
20.3 256Mbx4 based 256Mx72 Module (1 Rank) - M392B5670FH0 ............................................................................ |
39 |
|
20.3.1. x72 DIMM, populated as one physical rank of x4 DDR3 SDRAMs................................................................ |
39 |
|
20.4 512Mbx4(DDP) based 512Mx72 Module (2 Ranks) - M392B5170FM0 ................................................................ |
40 |
|
20.4.1. x72 DIMM, populated as two physical ranks of x4 DDR3 SDRAMs .............................................................. |
40 |
|
20.4.2. Heat Spreader Design Guide ......................................................................................................................... |
41 |
- 4 -
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|
|
|
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|
|
Rev. 1.0 |
|
|
|
”YNN MacshbM·“‘Nr`l |
|||||||
|
VLP Registered DIMM |
|
|
datasheet |
DDR3L SDRAM |
||||
|
1. DDR3L VLP Registered DIMM Ordering Information |
|
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|
||||
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|
Part Number |
|
Density |
Organization |
Component Composition |
|
Number of |
Height |
|
|
|
|
Rank |
|
|||||
|
|
|
|
|
|
|
|
|
|
|
M392B2873FH0-YF8/H9 |
|
1GB |
128Mx72 |
128Mx8(K4B1G0846F-HY##)*9 |
|
1 |
18.75mm |
|
|
|
|
|
|
|
|
|
|
|
|
M392B5673FH0-YF8/H9 |
|
2GB |
256Mx72 |
128Mx8(K4B1G0846F-HY##)*18 |
|
2 |
18.75mm |
|
|
|
|
|
|
|
|
|
|
|
|
M392B5670FH0-YF8/H9 |
|
2GB |
256Mx72 |
256Mx4(K4B1G0446F-HY##)*18 |
|
1 |
18.75mm |
|
|
|
|
|
|
|
|
|
|
|
|
M392B5170FM0-YF8/H9 |
|
4GB |
512Mx72 |
DDP 512Mx4(K4B2G0446F-MY##)*18 |
|
2 |
18.75mm |
|
|
|
|
|
|
|
|
|
|
|
NOTE :
-"##" - F8/H9/K0
-F8 - 1066Mbps 7-7-7 & H9 - 1333Mbps 9-9-9 & K0 - 1600Mbps 11-11-11
Speed |
DDR3-800 |
DDR3-1066 |
DDR3-1333 |
Unit |
|
6-6-6 |
7-7-7 |
9-9-9 |
|||
|
|
||||
tCK(min) |
2.5 |
1.875 |
1.5 |
ns |
|
|
|
|
|
|
|
CAS Latency |
6 |
7 |
9 |
nCK |
|
|
|
|
|
|
|
tRCD(min) |
15 |
13.125 |
13.5 |
ns |
|
|
|
|
|
|
|
tRP(min) |
15 |
13.125 |
13.5 |
ns |
|
|
|
|
|
|
|
tRAS(min) |
37.5 |
37.5 |
36 |
ns |
|
|
|
|
|
|
|
tRC(min) |
52.5 |
50.625 |
49.5 |
ns |
|
|
|
|
|
|
•JEDEC standard 1.35V(1.28V~1.45V) & 1.5V(1.425V~1.575V) Power Supply
•VDDQ = 1.35V(1.28V~1.45V) & 1.5V(1.425V~1.575V)
•400MHz fCK for 800Mb/sec/pin, 533MHz fCK for 1066Mb/sec/pin, 667MHz fCK for 1333Mb/sec/pin
•8 independent internal bank
•Programmable CAS Latency: 6,7,8,9
•Programmable Additive Latency(Posted CAS) : 0, CL - 2, or CL - 1 clock
•Programmable CAS Write Latency(CWL) = 5(DDR3-800), 6(DDR3-1066) and 7(DDR3-1333)
•8-bit pre-fetch
•Burst Length: 8 (Interleave without any limit, sequential with starting address “000” only), 4 with tCCD = 4 which does not allow seamless read or write [either On the fly using A12 or MRS]
•Bi-directional Differential Data Strobe
•Internal(self) calibration : Internal self calibration through ZQ pin (RZQ : 240 ohm ± 1%)
•On Die Termination using ODT pin
•Average Refresh Period 7.8us at lower then TCASE 85°C, 3.9us at 85°C < TCASE ≤ 95°C
•Asynchronous Reset
Organization |
Row Address |
Column Address |
Bank Address |
Auto Precharge |
256Mx4(1Gb) based Module |
A0-A13 |
A0-A9, A11 |
BA0-BA2 |
A10/AP |
|
|
|
|
|
128Mx8(1Gb) based Module |
A0-A13 |
A0-A9 |
BA0-BA2 |
A10/AP |
|
|
|
|
|
512Mx4(2Gb DDP) based Module |
A0-A13 |
A0-A9, A11 |
BA0-BA2 |
A10/AP |
|
|
|
|
|
- 5 -
|
|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
|
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Pin |
Front |
Pin |
Back |
Pin |
|
|
Front |
|
Pin |
|
|
|
Back |
Pin |
Front |
Pin |
Back |
|||||||||||||||||||
|
VREFDQ |
|
VSS |
|
|
|
|
|
|
|
|
|
|
|
NC,DQS17 |
82 |
|
DQ33 |
202 |
VSS |
||||||||||||||||
1 |
121 |
42 |
|
|
DQS8 |
|
162 |
|
||||||||||||||||||||||||||||
|
|
|
|
,TDQS17 |
|
|||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||
2 |
|
VSS |
122 |
DQ4 |
43 |
|
|
DQS8 |
|
163 |
|
|
|
|
|
VSS |
83 |
|
VSS |
203 |
DM4,DQS13 |
|||||||||||||||
|
|
|
|
|
|
|
|
|
|
,TDQS13 |
||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
3 |
|
DQ0 |
123 |
DQ5 |
44 |
|
|
|
VSS |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS13 |
|||||
|
|
|
|
|
164 |
|
CB6,NC |
84 |
DQS4 |
204 |
||||||||||||||||||||||||||
|
|
|
|
|
|
,TDQS13 |
||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4 |
|
DQ1 |
124 |
VSS |
45 |
|
CB2,NC |
|
165 |
|
CB7,NC |
85 |
DQS4 |
205 |
VSS |
|||||||||||||||||||||
5 |
|
VSS |
125 |
DM0,DQS9 |
46 |
|
CB3,NC |
|
166 |
|
|
|
|
|
VSS |
86 |
|
VSS |
206 |
DQ38 |
||||||||||||||||
|
,TDQS9 |
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS9 |
47 |
|
|
|
VSS |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
6 |
|
DQS0 |
126 |
|
|
|
|
167 |
|
NC(TEST) |
87 |
|
DQ34 |
207 |
DQ39 |
|||||||||||||||||||||
|
,TDQS9 |
|
|
|
|
|
|
|||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
7 |
|
DQS0 |
127 |
VSS |
48 |
|
VTT, NC |
|
168 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
88 |
|
DQ35 |
208 |
VSS |
||||||||
|
|
|
RESET |
|
||||||||||||||||||||||||||||||||
8 |
|
VSS |
128 |
DQ6 |
|
|
|
|
|
|
|
|
|
KEY |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
89 |
|
VSS |
209 |
DQ44 |
|||
9 |
|
DQ2 |
129 |
DQ7 |
49 |
|
VTT, NC |
|
169 |
|
CKE1, NC |
90 |
|
DQ40 |
210 |
DQ45 |
||||||||||||||||||||
10 |
|
DQ3 |
130 |
VSS |
50 |
|
|
CKE0 |
|
170 |
|
|
|
|
|
VDD |
91 |
|
DQ41 |
211 |
VSS |
|||||||||||||||
11 |
|
VSS |
131 |
DQ12 |
51 |
|
|
|
VDD |
|
171 |
|
|
|
|
|
A15 |
92 |
|
VSS |
212 |
DM5,DQS14 |
||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
,TDQS14 |
|||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS14 |
12 |
|
DQ8 |
132 |
DQ13 |
52 |
|
|
|
BA2 |
|
172 |
|
|
|
|
|
A14 |
93 |
DQS5 |
213 |
||||||||||||||||
|
|
|
|
|
|
|
|
|
|
,TDQS14 |
||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
13 |
|
DQ9 |
133 |
VSS |
53 |
|
|
|
|
|
|
|
|
|
173 |
|
|
|
|
|
VDD |
94 |
|
DQS5 |
214 |
VSS |
||||||||||
|
Err_Out/NC |
|
|
|
||||||||||||||||||||||||||||||||
|
|
VSS |
|
DM1,DQS10 |
54 |
|
|
|
VDD |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
VSS |
|
|
||||||
14 |
|
134 |
|
|
|
|
174 |
|
A12/BC |
95 |
|
215 |
DQ46 |
|||||||||||||||||||||||
|
,TDQS10 |
|
|
|
|
|
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|
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|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS10 |
55 |
|
|
|
A11 |
|
175 |
|
|
|
|
|
|
A9 |
96 |
|
DQ42 |
216 |
DQ47 |
||||||||||||
15 |
|
DQS1 |
135 |
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||
|
,TDQS10 |
|
|
|
|
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||||||||||||||||||||||||
|
|
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|
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|
|
|
|
|
|
|
|
|
|
16 |
|
DQS1 |
136 |
VSS |
56 |
|
|
|
|
A7 |
|
176 |
|
|
|
|
|
VDD |
97 |
|
DQ43 |
217 |
VSS |
|||||||||||||
17 |
|
VSS |
137 |
DQ14 |
57 |
|
|
|
VDD |
|
177 |
|
|
|
|
|
|
A8 |
98 |
|
VSS |
218 |
DQ52 |
|||||||||||||
18 |
|
DQ10 |
138 |
DQ15 |
58 |
|
|
|
|
A5 |
|
178 |
|
|
|
|
|
|
A6 |
99 |
|
DQ48 |
219 |
DQ53 |
||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||
19 |
|
DQ11 |
139 |
VSS |
59 |
|
|
|
|
A4 |
|
179 |
|
|
|
|
|
VDD |
100 |
|
DQ49 |
220 |
VSS |
|||||||||||||
20 |
|
VSS |
140 |
DQ20 |
60 |
|
|
|
VDD |
|
180 |
|
|
|
|
|
|
A3 |
101 |
|
VSS |
221 |
DM6,DQS15 |
|||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
,TDQS15 |
||||||||||||||||||||||||
|
|
|
|
|
|
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|
|
|
|
|
|
|
|
|
|
|
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|
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|
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|
|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS15 |
21 |
|
DQ16 |
141 |
DQ21 |
61 |
|
|
|
|
A2 |
|
181 |
|
|
|
|
|
|
A1 |
102 |
DQS6 |
222 |
||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
,TDQS15 |
||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
22 |
|
DQ17 |
142 |
VSS |
62 |
|
|
|
VDD |
|
182 |
|
|
|
|
|
VDD |
103 |
DQS6 |
223 |
VSS |
|||||||||||||||
23 |
|
VSS |
143 |
DM2,DQS11 |
63 |
|
NC, CK1 |
|
183 |
|
|
|
|
|
VDD |
104 |
|
VSS |
224 |
DQ54 |
||||||||||||||||
|
,TDQS11 |
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS11 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
24 |
|
DQS2 |
144 |
64 |
|
NC, CK1 |
|
184 |
|
|
|
|
CK0 |
105 |
|
DQ50 |
225 |
DQ55 |
||||||||||||||||||
|
,TDQS11 |
|
|
|
|
|
|
|
||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
25 |
|
DQS2 |
145 |
VSS |
65 |
|
|
|
VDD |
|
185 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
106 |
|
DQ51 |
226 |
VSS |
||||||
|
|
|
|
|
CK0 |
|
||||||||||||||||||||||||||||||
26 |
|
VSS |
146 |
DQ22 |
66 |
|
|
|
VDD |
|
186 |
|
|
|
|
|
VDD |
107 |
|
VSS |
227 |
DQ60 |
||||||||||||||
27 |
|
DQ18 |
147 |
DQ23 |
67 |
|
VREFCA |
|
187 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
108 |
|
DQ56 |
228 |
DQ61 |
||||||||
|
|
EVENT,NC |
|
|||||||||||||||||||||||||||||||||
28 |
|
DQ19 |
148 |
VSS |
68 |
|
NC/Par_In |
|
188 |
|
|
|
|
|
|
A0 |
109 |
|
DQ57 |
229 |
VSS |
|||||||||||||||
29 |
|
VSS |
149 |
DQ28 |
69 |
|
|
|
VDD |
|
189 |
|
|
|
|
|
VDD |
110 |
|
VSS |
230 |
DM7/DQS16 |
||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
TDQS16 |
|||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
DM7,DQS16 |
30 |
|
DQ24 |
150 |
DQ29 |
70 |
|
A10/AP |
|
190 |
|
|
|
|
|
BA1 |
111 |
|
DQS7 |
231 |
|||||||||||||||||
|
|
|
|
|
|
|
|
|
,TDQS16 |
|||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
31 |
|
DQ25 |
151 |
VSS |
71 |
|
|
|
BA0 |
|
191 |
|
|
|
|
|
VDD |
112 |
DQS7 |
232 |
VSS |
|||||||||||||||
|
|
VSS |
|
DM3,DQS12 |
|
|
|
|
VDD |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
VSS |
|
|
||||||
32 |
|
152 |
72 |
|
|
|
|
192 |
|
|
|
RAS |
113 |
|
233 |
DQ62 |
||||||||||||||||||||
|
,TDQS12 |
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
NC,DQS12 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
33 |
|
DQS3 |
153 |
73 |
|
|
|
|
WE |
|
193 |
|
|
|
|
|
|
S0 |
114 |
|
DQ58 |
234 |
DQ63 |
|||||||||||||
|
,TDQS12 |
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
34 |
|
DQS3 |
154 |
VSS |
74 |
|
|
|
|
|
|
|
|
194 |
|
|
|
|
|
VDD |
115 |
|
DQ59 |
235 |
VSS |
|||||||||||
|
|
|
|
CAS |
|
|
|
|
|
|
||||||||||||||||||||||||||
35 |
|
VSS |
155 |
DQ30 |
75 |
|
|
|
VDD |
|
195 |
|
|
|
ODT0 |
116 |
|
VSS |
236 |
VDDSPD |
||||||||||||||||
36 |
|
DQ26 |
156 |
DQ31 |
76 |
|
|
|
|
S1,NC |
|
196 |
|
|
|
|
|
A13 |
117 |
|
SA0 |
237 |
SA1 |
|||||||||||||
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||
37 |
|
DQ27 |
157 |
VSS |
77 |
|
ODT1,NC |
|
197 |
|
|
|
|
|
VDD |
118 |
|
SCL |
238 |
SDA |
||||||||||||||||
38 |
|
VSS |
158 |
CB4,NC |
78 |
|
|
|
VDD |
|
198 |
|
|
|
|
|
|
S3,NC |
119 |
|
SA2 |
239 |
VSS |
|||||||||||||
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||
39 |
CB0,NC |
159 |
CB5,NC |
79 |
|
|
|
|
S2,NC |
|
199 |
|
|
|
|
|
VSS |
120 |
|
VTT |
240 |
VTT |
||||||||||||||
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||
40 |
CB1,NC |
160 |
VSS |
80 |
|
|
|
VSS |
|
200 |
|
|
|
DQ36 |
|
|
|
|
|
|
||||||||||||||||
41 |
|
VSS |
161 |
DM8,DQS17 |
81 |
|
|
DQ32 |
|
201 |
|
|
|
DQ37 |
|
|
|
|
|
|
||||||||||||||||
|
TDQS17,NC |
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||
|
|
|
|
|
|
|
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|
|
|
|
|
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|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
NOTE : NC = No internal Connection
SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.
- 6 -
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Rev. 1.0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
”YNN MacshbM·“‘Nr`l |
|||||||||||||
|
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
||||||||||||||||||||||
|
5. Pin Description |
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||
|
|
|
|
|
|
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|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Pin Name |
Description |
|
Number |
|
Pin Name |
Description |
Number |
|
||||||||||||||||
|
|
|
|
CK0 |
Clock Input, positive line |
|
1 |
|
|
ODT[1:0] |
On Die Termination Inputs |
|
2 |
|
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
Clock Input, negative line |
|
1 |
|
|
DQ[63:0] |
Data Input/Output |
|
64 |
|
||||
|
|
|
|
CK0 |
|
|
|
||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||
|
CKE[1:0] |
Clock Enables |
|
2 |
|
|
CB[7:0] |
Data check bits Input/Output |
8 |
|
|||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
Row Address Strobe |
|
1 |
|
DQS[8:0] |
Data strobes |
|
9 |
|
|||||
|
|
|
|
RAS |
|
|
|
||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
Column Address Strobe |
|
1 |
|
|
|
|
|
|
|
Data strobes, negative line |
|
9 |
|
|
|
|
|
CAS |
|
DQS[8:0] |
|
|
|||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
DM[8:0]/ |
Data Masks/ Data strobes, |
|
|
|
||||
|
|
|
|
WE |
Write Enable |
|
1 |
DQS[17:9] |
|
9 |
|
||||||||||||||
|
|
|
|
|
Termination data strobes |
|
|
||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
TDQS[17:9] |
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
[17:9] |
Data strobes, negative line, Termination data |
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
DQS |
9 |
|
|||||||
|
|
S[3:0] |
Chip Selects |
|
4 |
|
|||||||||||||||||||
|
|
|
TDQS[17:9] |
strobes |
|
|
|||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||
|
A[9:0],A11, |
Address Inputs |
|
2\14 |
|
|
|
RFU |
Reserved for Future Use |
|
2 |
|
|||||||||||||
|
A[15:13] |
|
|
|
|
|
|
||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Reserved for optional hardware temperature |
1 |
|
|
|
|
A10/AP |
Address Input/Autoprecharge |
|
1 |
|
|
|
EVENT |
|
|||||||||||||||
|
|
|
|
|
|
sensing |
|
|
|||||||||||||||||
|
|
|
|
|
|
|
|
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|
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|
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|
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|
|
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|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Address Input/Burst chop |
|
1 |
|
|
|
TEST |
Memory bus test toll (Not Connected and Not |
1 |
|
||||
|
|
A12/BC |
|
|
|
|
|
||||||||||||||||||
|
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Usable on DIMMs) |
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BA[2:0] |
SDRAM Bank Addresses |
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3 |
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Register and SDRAM control pin |
1 |
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RESET |
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|||||||||||
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SCL |
Serial Presence Detect (SPD) Clock Input |
1 |
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VDD |
Power Supply |
|
22 |
|
|||||||||||
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|
SDA |
SPD Data Input/Output |
|
1 |
|
|
|
VSS |
Ground |
|
59 |
|
||||||||||
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|
SA[2:0] |
SPD Address Inputs |
|
3 |
|
|
VREFDQ |
Reference Voltage for DQ |
|
1 |
|
|||||||||||||
|
|
Par_In |
Parity bit for the Address and Control bus |
|
1 |
|
|
VREFCA |
Reference Voltage for CA |
|
1 |
|
|||||||||||||
|
|
|
|
|
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|
Parity error found on the Address and Control |
1 |
|
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|
VTT |
Termination Voltage |
|
4 |
|
||||
|
|
Err_Out |
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||||||||||||||||||
|
|
bus |
|
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VDDSPD |
SPD Power |
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1 |
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||||
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Total |
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240 |
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|
NOTE :
*The VDD and VDDQ pins are tied common to a single power-plane on these designs.
SCL |
|
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|
SDA |
EVENT WP/EVENT
R1 |
|
SA0 |
SA1 |
SA2 |
||
0 Ω |
|
|||||
|
R2 |
|
|
|
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|
|
0 Ω SA0 |
|
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SA1 |
SA2 |
||||
|
||||||
|
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|
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|
[ Table 1 ] Temperature Sensor Characteristics
Grade |
Range |
|
Temperature Sensor Accuracy |
Units |
NOTE |
||
Min. |
|
Typ. |
Max. |
||||
|
|
|
|
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|
75 < Ta < 95 |
- |
|
+/- 0.5 |
+/- 1.0 |
|
- |
|
|
|
|
|
|
|
|
B |
40 < Ta < 125 |
- |
|
+/- 1.0 |
+/- 2.0 |
°C |
- |
|
|
|
|
|
|
|
|
|
-20 < Ta < 125 |
- |
|
+/- 2.0 |
+/- 3.0 |
|
- |
|
|
|
|
|
|
|
|
|
Resolution |
|
0.25 |
|
°C /LSB |
- |
|
|
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- 7 -
|
|
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|
|
Rev. 1.0 |
|
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|
|
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|
|
|
”YNN MacshbM·“‘Nr`l |
|||||||||||||||||||||||||||||
|
VLP Registered DIMM |
|
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|
|
datasheet |
DDR3L SDRAM |
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|
7. Input/Output Functional Description |
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Symbol |
Type |
Polarity |
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|
Function |
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|
CK0 |
Input |
Positive |
Positive line of the differential pair of system clock inputs that drives input to the on-DIMM Clock Driver. |
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|
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|
|
Edge |
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|
|
|
Input |
Negative |
Negative line of the differential pair of system clock inputs that drives the input to the on-DIMM Clock Driver. |
|
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|
CK0 |
||||||||||||||||||||||||||||||||||||||||||||||
|
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|
|
Edge |
|
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|
|
CKE HIGH activates, and CKE LOW deactivates internal clock signals, and device input buffers |
|
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|
|
CKE[1:0] |
Input |
Active High |
and output drivers of the SDRAMs. Taking CKE LOW provides PRECHARGE POWER-DOWN |
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|
|
|
|
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|
|
and SELF REFRESH operation (all banks idle), or ACTIVE POWER DOWN (row ACTIVE in any bank) |
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|
Enables the associated SDRAM command decoder when low and disables decoder when high. |
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|
When decoder is disabled, new commands are ignored and previous operations continue. |
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|
These input signals also disable all outputs (except CKE and ODT) of the register(s) on the DIMM when both |
|
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|
|
S[3:0] |
Input |
Active Low |
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|
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|
inputs are high. When both S[1:0] are high, all register outputs (except CKE, ODT and Chip select) remain in |
|
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|
the previous state. For modules supporting 4 ranks, S[3:2] operate similarly to S[1:0] for a second set of reg- |
|
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ister outputs. |
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ODT[1:0] |
Input |
Active High |
On-Die Termination control signals |
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|
When sampled at the positive rising edge of the clock, |
CAS, |
|
RAS, |
and |
WE |
define the operation to be exe- |
|
|||||||||||||||||||||
|
|
RAS, CAS, WE |
Input |
Active Low |
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|
|
cuted by the SDRAM. |
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VREFDQ |
Supply |
|
Reference voltage for DQ0-DQ63 and CB0-CB7 |
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|
VREFCA |
Supply |
|
Reference voltage for A0-A15, BA0-BA2, |
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|
CKE0, CKE1, Par_In, ODT0 and ODT1. |
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RAS, |
CAS, |
WE, |
S0, |
S1, |
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|
Selects which SDRAM bank of eight is activated. |
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BA[2:0] |
Input |
|
BA0 - BA2 define to which bank an Active, Read, Write or Precharge command is being applied. Bank |
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address also determines mode register is to be accessed during an MRS cycle. |
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|
Provided the row address for Active commands and the column address and Auto Precharge bit for Read/ |
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A[15:13, |
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|
Write commands to select one location out of the memory array in the respective bank. A10 is sampled dur- |
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|
|
ing a Precharge command to determine whether the Precharge applies to one bank (A10 LOW) or all banks |
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12/BC,11, |
Input |
|
|
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|
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|
|
(A10 HIGH). If only one bank is to be precharged, the bank is selected by BA. A12 is also utilized for BL 4/8 |
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|
10/AP,9:0] |
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|
identification for "BL on the fly" during CAS command. The address inputs also provide the op-code during |
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Mode Register Set commands. |
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DQ[63:0], |
I/O |
|
Data and Check Bit Input/Output pins |
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CB[7:0] |
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|
Active High Masks write data when high, issued concurrently with input data. |
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|
DM[8:0] |
|
|
VDD, VSS Supply Power and ground for the DDR SDRAM input buffers and core logic. |
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VTT Supply Termination Voltage for Address/Command/Control/Clock nets. |
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|
DQS[17:0] |
I/O |
|
Positive Edge Positive line of the differential data strobe for input and output data. |
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|
DQS[17:0] |
I/O |
|
Negative Edge Negative line of the differential data strobe for input and output data. |
|
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|
|
TDQS[17:9], |
|
|
TDQS/TDQS |
is applicable for X8 DRAMs only. When enabled via Mode Register A11=1 in MR1, DRAM will |
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|
enable the same termination resistance function on TDQS/TDQS that is applied to DQS/DQS. When dis- |
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|
TDQS[17:9] |
OUT |
|
|
||||||||||||||||||||||||||||||||||||||||||
|
|
|
abled via mode register A11=0 in MR1, DM/TDQS will provide the data mask function and TDQS is not used. |
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|
X4/X16 DRAMs must disable the TDQS function via mode register A11=0 in MR1 |
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|
SA[2:0] |
IN |
|
These signals are tied at the system planar to either VSS or VDDSPD to configure the serial SPD EEPROM |
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|
address range. |
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SDA |
I/O |
|
This bidirectional pin is used to transfer data into or out of the SPD EEPROM. A resistor must be |
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|
|
connected from the SDA bus line to VDDSPD on the system planar to act as a pull-up. |
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SCL |
IN |
|
This signal is used to clock data into and out of the SPD EEPROM. A resistor may be connected |
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|
|
from the SCL bus time to VDDSPD on the system planar to act as a pull-up. |
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OUT |
|
This signal indicates that a thermal event has been detected in the thermal sensing device.The system |
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|
EVENT |
(open |
Active Low |
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|
should guarantee the electrical level requirement is met for the EVENT pin on TS/SPD part. |
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drain) |
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VDDSPD |
Supply |
|
Serial EEPROM positive power supply wired to a separate power pin at the connector which supports from |
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|
3.0 Volt to 3.6 Volt (nominal 3.3V) operation. |
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|
IN |
|
The |
RESET |
pin is connected to the |
RESET |
pin on the register and to the |
RESET |
pin on the DRAM. When |
|
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|
RESET |
|
|
|
low, all register outputs will be driven low and the Clock Driver clocks to the DRAMs and register(s) will be set |
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|
to low level (the Clock Driver will remain synchronized with the input clock) |
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Par_In |
IN |
|
Parity bit for the Address and Control bus. ("1 " : Odd, "0 ": Even) |
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OUT |
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Parity error detected on the Address and Control bus. A resistor may be connected from Err_Out |
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Err_Out |
(open |
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bus line to VDD on the system planar to act as a pull up. |
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drain) |
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TEST |
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Used by memory bus analysis tools (unused (NC) on memory DIMMs) |
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- 8 -
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Rev. 1.0 |
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|
”YNN MacshbM·“‘Nr`l |
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VLP Registered DIMM |
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datasheet |
DDR3L SDRAM |
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8. Pinout Comparison Based On Module Type |
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RDIMM |
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UDIMM |
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Pin |
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Signal |
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NOTE |
Signal |
NOTE |
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|
48, 49 |
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|
VTT |
Additional connection for Termination Voltage for |
|
NC |
Not used on UDIMMs |
|
||||||||||||||
|
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|
Address/Command/Control/Clock nets. |
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||||
|
120, 240 |
|
|
|
VTT |
Termination Voltage for Address/Command/Con- |
|
VTT |
Termination Voltage for Address/Command/Con- |
|
||||||||||||||
|
|
|
|
trol/Clock nets. |
|
trol/Clock nets. |
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|
Connected to the register on all RDIMMs NC Not |
|
NC |
NC Not used on UDIMMs |
|
|||||||
|
53 |
|
Err_Out |
|
|
|||||||||||||||||||
|
|
used on UDIMMs |
|
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||||||||||||||||||||
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||||||||||
|
63 |
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|
|
|
NC |
Not used on RDIMMs |
CK1 |
Used for 2 rank UDIMMs, not used on single-rank |
|
||||||||||||||
|
|
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|
|
|
|
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|
|
|
|
|
|
|
|
UDIMMs, but terminated |
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|
64 |
|
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|
|
NC |
CK1 |
|
||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||
|
68 |
|
|
|
Par_In |
Connected to the register on all RDIMMs |
|
NC |
Not used on RDIMMs |
|
||||||||||||||
|
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|
Used for dual-rank UDIMMs, not connected |
|
|
76 |
|
|
|
|
|
S1 |
Connected to the register on all RDIMMs |
|
S1 |
||||||||||||||
|
|
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|
|
|
on single-rank UDIMMs |
|
||||||||||||||||
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|
||||
|
77 |
|
ODT1, NC |
Connected to the register on dualand quadrank |
ODT1,NC |
Used for dual-rank UDIMMs, not connected |
|
|||||||||||||||||
|
|
RDIMMs; NC on single-rank RDIMMs |
on single-rank UDIMMs |
|
||||||||||||||||||||
|
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|
|
Connected to the register on quad-rank |
|
|
|
|
|
|
|
||||
|
79 |
|
|
|
S2, NC |
RDIMMs, not connected on single or dual rank |
|
NC |
Not used on UDIMMs |
|
||||||||||||||
|
|
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RDIMMs |
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|
167 |
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|
|
NC |
TEST input used only on bus analysis probes |
|
NC |
TEST input used only on bus analysis |
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|
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|
|
probes |
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||||||||
|
169 |
|
|
CKE1 |
Connected to the register on dualand quadrank |
CKE1, |
Used for dual-rank UDIMMs, not connected |
|
||||||||||||||||
|
|
|
RDIMMs; NC on single-rank RDIMMs |
|
NC |
on single-rank UDIMMs |
|
|||||||||||||||||
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|||||||||||
|
171 |
|
|
|
A15 |
|
|
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|
A15, NC |
Depending on device density, may not be |
|
|||||||||||
|
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|
|
|
|
|
|
|
|
|
|
|
|
|
connected to SDRAMs on UDIMMs. However, |
|
|
172 |
|
|
|
A14 |
Connected to the register on all RDIMMs |
|
A14 |
|
|||||||||||||||
|
|
|
|
|
these signals are terminated on |
|
||||||||||||||||||
|
196 |
|
|
|
A13 |
|
|
|
|
|
|
A13 |
|
|||||||||||
|
|
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|
|
UDIMMs. A15 not routed on some RCs |
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|
|
Connected to the register on quad-rank |
|
|
|
|
|
|
|
||||
|
198 |
|
|
S3, NC |
RDIMMs, not connected on single-or dual-rank |
|
NC |
Not used on UDIMMs |
|
|||||||||||||||
|
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|
RDIMMs |
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|
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|
39, 40, 45, 46, |
|
|
|
|
|
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|
|
|
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|
|
|
|
|
|
|
|
|
Used on x72 UDIMMs, (n = 0...7); not |
|
||
|
158, 159, 164, |
|
|
CBn |
Used on all RDIMMs; (n = 0...7) |
NC, CBn |
|
|||||||||||||||||
|
|
|
used on x64 UDIMMs |
|
||||||||||||||||||||
|
165 |
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||
|
125, 134, 143, |
|
|
DQSn, |
Connected to DQS on x4 SDRAMs, |
|
|
|
|
|
Connected to DM on x8 DRAMs, UDM or |
|
||||||||||||
|
152, 161, 203, |
|
|
DMn |
LDM on x16 DRAMs on UDIMMs; |
|
||||||||||||||||||
|
TDQSn |
TDQS on x8 SDRAMs on RDIMMs; (n = 9...17) |
|
|||||||||||||||||||||
|
212, 221, 230 |
|
|
|
|
|
(n = 0...8) |
|
||||||||||||||||
|
|
|
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|
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|
||
|
126, 135, 144, |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
DQSn, |
Connected to DQS on x4 DRAMs, TDQS on x8 |
|
NC |
Not used on UDIMMs |
|
|||||||||||||||||
|
153, 162, 204, |
|
|
|
|
|||||||||||||||||||
|
|
TDQSn |
SDRAMs on RDIMMs; (n=9...17) |
|
|
|||||||||||||||||||
|
213, 222, 231 |
|
|
|
|
|
|
|
|
|||||||||||||||
|
|
|
|
|
|
|
|
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||||
|
|
|
|
|
|
|
|
|
|
|
|
|
Connected to optional thermal sensing compo- |
|
|
|
|
|
|
|
||||
|
187 |
|
EVENT |
|
nent. |
|
NC |
Not used on UDIMMs |
|
|||||||||||||||
|
|
|
|
NC |
NC on Modules without a thermal sensing |
|
|
|||||||||||||||||
|
|
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|
|
|
|
|||||||||||
|
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|
|
|
|
|
|
|
component. |
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||
|
NOTE : NC = No internal Connection |
|
|
|
|
|
|
|
|
|
|
|
|
- 9 -
|
|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
|
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
|
|
|
|
|
|
|
|
|
|
|
TC = TBD |
|
|
|
Symbol |
|
Parameter |
|
|
|
Conditions |
VDD = 1.35V(1.28V~1.45V) |
Units |
Notes |
|||||
|
|
|
|
& 1.5V(1.425~1.575V) |
||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
Min |
|
Max |
|
|
fclock |
Input Clock Frequency |
application frequency |
300 |
|
670 |
MHz |
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tCH/tCL |
Pulse duration, CK, |
|
HIGH or LOW |
|
|
|
|
|
|
0.4 |
|
- |
tCK |
|
CK |
|
|
|
|
|
|
||||||||
tACT |
Inputs active time4 before RESET is taken HIGH |
DCKE0/1 = LOW and |
8 |
|
- |
tCK |
|
|||||||
DCS0/1 |
= HIGH |
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
||||
tSU |
Setup time |
|
|
|
|
|
|
|
|
|
|
|
||
Input valid before CK/CK |
|
100 |
|
- |
ps |
|
||||||||
tH |
Hold time |
Input to remain Valid after CK/ |
175 |
|
- |
|
|
|||||||
CK |
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|||||
tPDM |
Propagation delay, single-bit switching |
|
|
|
|
|
|
|
|
|
|
|
||
CK/CK |
|
to output |
0.65 |
|
1.0 |
ns |
|
|||||||
tDIS |
output disable time(1/2-Clock pre-launch) |
|
|
|
|
|
|
0.5 |
|
- |
tCK |
|
||
CK/CK |
to output float |
|
||||||||||||
|
|
|
|
|
|
|
||||||||
output disable time(3/4-Clock pre-launch) |
0.25 |
|
- |
|
||||||||||
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
||
tEN |
output enable time(1/2-Clock pre-launch) |
|
|
|
|
|
|
- |
|
0.5 |
tCK |
|
||
CK/CK |
to output driving |
|
||||||||||||
|
|
|
|
|
|
|
||||||||
output enable time(3/4-Clock pre-launch) |
- |
|
0.25 |
|
||||||||||
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
||
CIN(DATA) |
Data Input Capacitance |
|
|
|
|
|
|
1.5 |
|
2.5 |
|
|
||
CIN(CLOCK) |
Data Input Capacitance |
|
|
|
|
|
|
2 |
|
3 |
pF |
|
||
CIN(RST) |
Reset Input Capacitance |
|
|
|
|
|
|
- |
|
3 |
|
|
|
|
|
|
TC = TBD |
|
|
||
Symbol |
Parameter |
Conditions |
VDD = 1.35V(1.28V~1.45V) |
Units |
Notes |
|||
& 1.5V(1.425~1.575V) |
||||||||
|
|
|
|
|
||||
|
|
|
Min |
|
Max |
|
|
|
tjit (cc) |
Cycle-to-cycle period jitter |
|
0 |
|
40 |
ps |
|
|
tSTAB |
Stabilization time |
|
- |
|
6 |
us |
|
|
tfdyn |
Dynamic phase offset |
|
-50 |
|
50 |
ps |
|
|
tCKsk |
Clock Output skew |
|
|
|
50 |
ps |
|
|
tjit(per) |
Yn Clock Period jitter |
|
-40 |
|
40 |
ps |
|
|
tjit(hper) |
Half period jitter |
|
-50 |
|
50 |
ps |
|
|
tQsk1 |
Qn Output to clock tolerance (Standard 1/2 -Clock |
Output Inversion enabled |
-100 |
|
200 |
ps |
|
|
Pre-Launch) |
OUtput Inversion disabled |
-100 |
|
300 |
|
|||
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
tQsk1 |
Output clock tolerance (3/4 Clock Pre-Launch) |
Output Inversion enabled |
-100 |
|
200 |
ps |
|
|
|
|
|
|
|
||||
OUtput Inversion disabled |
-100 |
|
300 |
|
||||
|
|
|
|
|
||||
|
|
|
|
|
|
|
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tdynoff |
Maximum re-driven dynamic clock off-set |
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ps |
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- 10 -
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Rev. 1.0 |
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”YNN MacshbM·“‘Nr`l |
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VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
DQS8
DQS8 DM8/DQS17
DQS17
CB[7:0]
DQS3
DQS3 DM3/DQS12
DQS12
DQ[31:24]
DQS2
DQS2 DM2/DQS11
DQS11
DQ[23:16]
DQS1
DQS1 DM1/DQS10
DQS10
DQ[15:8]
DQS0
DQS0 DM0/DQS9
DQS9
DQ[7:0]
Vtt
RS0A RRASA RCASA RWEA PCK0A
DQS
DQS
TDQS D8 TDQS
DQ[7:0]
CS RAS CAS WE CK
DQS
DQS
TDQS D3 TDQS
DQ[7:0]
CS RAS CAS WE CK
DQS
DQS
TDQS D2 TDQS
DQ[7:0]
CS RAS CAS WE CK
DQS
DQS
TDQS D1 TDQS
DQ[7:0]
CS RAS CAS WE CK
DQS
DQS
TDQS D0 TDQS
DQ[7:0]
CS RAS CAS WE CK
PCK0ARCLE0ARODT0AA[N:0]A/BA[N:0]A
ZQ CK CKE ODT A[N:0]/BA[N:0]
ZQ CK CKE ODT A[N:0]/BA[N:0]
ZQ CK CKE ODT A[N:0]/BA[N:0]
ZQ CK CKE ODT A[N:0]/BA[N:0]
ZQ CK CKE ODT A[N:0]/BA[N:0]
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RS0B |
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RRASB |
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RCASB |
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RWEB PCK0B |
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PCK0B RCLE0B RODT0B A[N:0]B /BA[N:0]B |
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DQS4 |
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DQS |
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ZQ |
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DQS4 |
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DQS |
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DM4/DQS13 |
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CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
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TDQS |
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D4 |
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DQS13 |
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TDQS |
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DQ[39:32] |
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DQ[7:0] |
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Thermal sensor with SPD |
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DQS5 |
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DQS |
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ZQ |
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SCL |
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DQS5 |
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DQS |
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DM5/DQS14 |
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CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
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SDA |
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TDQS |
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D5 |
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EVENT |
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EVENT |
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DQS14 |
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TDQS |
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A0 A1 A2 |
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DQ[47:40] |
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DQ[7:0] |
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SA0 SA1 SA2 |
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DQS6 |
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DQS |
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ZQ |
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DQS6 |
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DQS |
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DM6/DQS15 |
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CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
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TDQS |
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D6 |
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DQS15 |
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TDQS |
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DQ[55:48] |
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DQ[7:0] |
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VDDSPD |
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Serial PD |
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VDD |
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D0 - D8 |
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DQS7 |
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DQS |
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ZQ |
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DQS7 |
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DQS |
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VTT |
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DM7/DQS16 |
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CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
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TDQS |
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D7 |
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DQS16 |
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TDQS |
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VREFCA |
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D0 - D8 |
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DQ[63:56] |
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DQ[7:0] |
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VREFDQ |
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D0 - D8 |
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Vtt |
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VSS |
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D0 - D8 |
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NOTE :
1. DQ-to-I/O wiring may be changed within a byte.
2. ZQ resistors are 240 1% For all other resistor values refer to the appropriate wiring diagram.
S0 |
* |
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RS |
0A-> |
CS |
0 : SDRAMs D[3:0], D8 |
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S1* |
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RS0B-> CS0 : SDRAMs D[7:4] |
|||||||||||
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BA[N:0] |
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RBA[N:0]A -> BA[N:0] : SDRAMs D[3:0], D8 |
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A[N:0] |
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RBA[N:0]B -> BA[N:0] : SDRAMs D[7:4] |
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RA[N:0]A -> A[N:0] : SDRAMs D[3:0], D8 |
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1:2 |
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RA[N:0]B -> A[N:0] : SDRAMs D[7:4] |
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RAS |
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RRASA -> |
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: SDRAMs D[3:0], D8 |
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R |
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RAS |
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E |
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RRASB -> RAS : SDRAMs D[7:4] |
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CAS |
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G |
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RCASA -> CAS : SDRAMs D[3:0], D8 |
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I |
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RCASB -> CAS : SDRAMs D[7:4] |
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WE |
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S |
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RWEA -> |
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: SDRAMs D[3:0], D8 |
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WE |
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CKE0 |
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T |
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RWEB -> WE : SDRAMs D[7:4] |
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E |
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RCKE0A -> CKE0 : SDRAMs D[3:0], D8 |
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ODT0 |
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R |
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RCKE0B -> CKE0 : SDRAMs D[7:4] |
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RODT0A -> ODT0 : SDRAMs D[3:0], D8 |
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CK0 |
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RODT0B -> ODT0 : SDRAMs D[7:4] |
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PCK0A -> CK : SDRAMs D[3:0], D8 |
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PCK0A -> CK : SDRAMs D[7:4] |
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CK0 |
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PCK0A -> CK : SDRAMs D[3:0], D8 |
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PAR_IN |
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PCK0A -> CK : SDRAMs D[7:4] |
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QERR |
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Err_out |
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RST |
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RESET** |
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** : SDRAMs D[8:0] |
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PST |
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|
*S[3:2], CKE1, ODT1, CK1 and CK1 are NC
(Unused register inputs ODT1 and CKE1 have a 330 ohm resistor to ground)
- 11 -
|
|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
|
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
DQS8 DQS8
DM8/DQS17 DQS17 CB[7:0]
RS0ARRASARCASA
DQS
DQS
TDQS TDQS DQ[7:0]
ZQ CS RAS CAS
RWEAPCK0A
D8 WE CK
CK PCK0A CKE RCKE0A ODT RODT0A A[N:0]/BA[N:0] A[N:0]A /BA[N:0]A
RS1A
DQS
DQS
TDQS TDQS DQ[7:0]
ZQ CS RAS CAS
PCK1APCK1ARCKE1ARODT1A
D17 CKE ODT A[N:0]/BA[N:0] WE CK CK
DQS4 |
|
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RS0B |
|
RRASB |
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RCASB |
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DQS |
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DQS4 |
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DQS |
|||||||||
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DM4/DQS13 |
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TDQS |
||||||||||
DQS13 |
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TDQS |
||||||||||
DQ[39:32] |
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DQ[7:0] |
|||||||||
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ZQ |
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RAS |
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CAS |
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CS |
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|
RWEBPCK0B
D4 WE CK
CK PCK0B CKE RCKE0B ODT RODT0B A[N:0]/BA[N:0] A[N:0]B /BA[N:0]B
RS1B
DQS
DQS
TDQS TDQS DQ[7:0]
ZQ CS RAS CAS
PCK1BPCK1BRCKE1BRODT1B
D13 CKE ODT A[N:0]/BA[N:0] WE CK CK
DQS3
DQS3 DM3/DQS12
DQS12
DQ[31:24]
DQS2
DQS2 DM2/DQS11
DQS11
DQ[23:16]
DQS |
|
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|||||
DQS |
|
|
|
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|
|
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|||||
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||||||
TDQS |
|
|
D3 |
|||||||||||
TDQS |
|
|
|
|
|
|
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|
|||||
DQ[7:0] |
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ZQ |
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DQS |
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|||||
DQS |
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|
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|||||
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||||||
TDQS |
|
|
D2 |
|||||||||||
TDQS |
|
|
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DQ[7:0]
ZQ
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DQS |
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DQS |
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|
||||
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|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||
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TDQS |
D12 |
|||||||||
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TDQS |
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DQ[7:0] |
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ZQ |
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DQS |
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|
DQS |
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|
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||
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|
TDQS |
D11 |
|||||||||
|
|
|
|
|
TDQS |
|
|
|
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|
|
|
DQ[7:0]
ZQ
DQS5
DQS5 DM5/DQS14
DQS14
DQ[47:40]
DQS6
DQS6 DM6/DQS15
DQS15
DQ[55:48]
DQS |
|
|
|
|
|
|
|
|
|
|||||
DQS |
|
|
|
|
|
|
|
|
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|||||
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||||||
TDQS |
|
D5 |
||||||||||||
TDQS |
|
|
|
|
|
|
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|
|||||
DQ[7:0] |
|
|
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|||||
ZQ |
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DQS |
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DQS |
|
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|||||
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CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||||||
TDQS |
|
D6 |
||||||||||||
TDQS |
|
|
|
|
|
|
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|
|
DQ[7:0]
ZQ
|
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DQS |
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DQS |
|
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|||
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|
||||
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|
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CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||
|
|
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|
TDQS |
D14 |
|||||||||
|
|
|
|
|
TDQS |
|
|
|
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|||
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|
|
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DQ[7:0] |
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|||
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|
ZQ |
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DQS |
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DQS |
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|||
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|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||
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TDQS |
D15 |
|||||||||
|
|
|
|
|
TDQS |
|
|
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DQ[7:0]
ZQ
DQS1 |
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DQS7 |
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DQS |
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DQS |
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DQS |
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DQS1 |
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DQS |
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A[N:0]/BA[N:0] |
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DQS |
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|
A[N:0]/BA[N:0] |
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DQS7 |
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DQS |
|
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DM1/DQS10 |
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CS RAS CAS WE CK CK CKE ODT |
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CS RAS CAS WE CK CK CKE ODT |
|
DM7/DQS16 |
|
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|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|||||||||||||||||||||||||||||||||||||||||||||||
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|
TDQS |
|
D1 |
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TDQS |
|
D10 |
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|
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|
TDQS |
D7 |
||||||||||||||||||||||||||||||||||||||||||||
DQS10 |
|
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|
TDQS |
|
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TDQS |
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DQS16 |
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TDQS |
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Serial PD |
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Thermal sensor with SPD |
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RAS |
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A1 |
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VREFCA |
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D0 - D17 |
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SA0 SA1 SA2 |
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CKE1 |
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VREFDQ |
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D0 - D17 |
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ODT0 |
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|||||||||||||||||||
VSS |
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D0 - D17 |
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ODT1 |
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||||||||||||||||
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|
|
|
|
|
CK0 |
|
NOTE : |
|
|
|
1. |
DQ-to-I/O wiring may be changed within a byte. |
|
|
2. |
Unless otherwise noted, resistor values are 15Ω ± 5%. |
|
|
CK0 |
3.RS0 and RS1 alternate between the back and front sides of the DIMM.
4.ZQ resistors are 240Ω ± 1% . For all other resistor values refer to the appropriate wiring diagram.
5. See the wiring diagrams for all resistors associated with the command, address |
PAR_IN |
|
||
and control bus. |
|
|
|
|
|
RESET** |
|||
|
|
DQS |
|
DQS |
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|
TDQS |
D16 |
TDQS |
|
DQ[7:0]
ZQ
|
|
|
|
|
|
|
|
|
|
|
|
|
|
RS0A-> CS0 : SDRAMs D[3:0], D8 |
|||||||
|
|
|
||||||||
|
|
|
RS0B-> CS0 : SDRAMs D[7:4] |
|||||||
|
|
|
RS1A-> CS1 : SDRAMs D[12:9], D17 |
|||||||
|
|
|
||||||||
|
|
|
RS1B-> CS1 : SDRAMs D[16:13] |
|||||||
|
|
|
RBA[N:0]A -> BA[N:0] : SDRAMs D[3:0], D[12:8], D17 |
|||||||
|
|
|||||||||
|
|
|
RBA[N:0]B -> BA[N:0] : SDRAMs D[7:4], D[16:13] |
|||||||
|
|
|
RA[N:0]A -> A[N:0] : SDRAMs D[3:0], D[12:8], D17 |
|||||||
|
|
|||||||||
|
|
|
RA[N:0]B -> A[N:0] : SDRAMs D[7:4, D[16:13]] |
|||||||
|
|
|
|
|
|
|
|
|
: SDRAMs D[3:0], D[12:8], D17 |
|
|
|
|
RRASA |
-> |
RAS |
|||||
|
|
|||||||||
|
|
|
RRASB -> RAS : SDRAMs D[7:4], D[16:13] |
|||||||
|
|
|
RCASA -> CAS : SDRAMs D[3:0], D[12:8], D17 |
|||||||
|
|
|||||||||
1:2 |
|
|
RCASB -> CAS : SDRAMs D[7:4], D[16:13] |
|||||||
R |
|
|
RWEA -> |
WE |
: SDRAMs D[3:0], D[12:8], D17 |
|||||
|
||||||||||
E |
|
|
RWEB -> WE : SDRAMs D[7:4], D[16:13] |
|||||||
G |
|
|
RCKE0A -> CKE0 : SDRAMs D[3:0], D8 |
|||||||
|
||||||||||
I |
|
|
RCKE0B -> CKE0 : SDRAMs D[7:4] |
|||||||
S |
|
|
RCKE1A -> CKE1 : SDRAMs D[12:9], D17 |
|||||||
|
|
|||||||||
T |
|
|
RCKE1B -> CKE1 : SDRAMs D[16:13] |
|||||||
E |
|
|
||||||||
|
|
RODT0A -> ODT0 : SDRAMs D[3:0], D8 |
RRODT0B -> ODT0 : SDRAMs D[7:4] RODT1A -> ODT1 : SDRAMs D[12:9], D17 RODT1A -> ODT1 : SDRAMs D[16:13]
PCK0A -> CK : SDRAMs D[3:0], D8 PCK0B -> CK : SDRAMs D[7:4] PCK1A -> CK : SDRAMs D[12:9], D17 PCK1B -> CK : SDRAMs D[16:13]
PCK0A -> CK : SDRAMs D[3:0], D8 PCK0B -> CK : SDRAMs D[7:4] PCK1A -> CK : SDRAMs D[12:9], D17 PCK1B -> CK : SDRAMs D[16:13]
QERR Err_out
RST
PST** : SDRAMs D[8:0]
*S[3:2], CKE1, ODT1, CK1 and CK1 are NC
- 12 -
|
|
Rev. 1.0 |
|
”YNN MacshbM·“‘Nr`l |
|
VLP Registered DIMM |
datasheet |
DDR3L SDRAM |
PCK0A
RWEA
RCASA
RRASA
RS0A
DQS8 DQS
DQS8 DQS
VSS DM D8 CB[3:0] DQ[3:0]
CK
WE
CAS
RAS
CS
|
PCK0A RCKE0A RODT0A A[N:0]A /BA[N:0]A |
|
|
||||||
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
CK CKE ODT A[N:0]/BA[N:0] |
|
VSS |
|||||
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
DQS17 DQS
DQS17 DQS
VSS DM D17 CB[7:4] DQ[3:0]
CK
CK
WE
CAS
RAS
CS
ZQ |
|
|
|
|
|
CKE ODT A[N:0]/BA[N:0] |
VSS |
|
|
|
|
PCK0B
RWEB
RCASB
RRASB
RS0B
DQS8 DQS
DQS8 DQS
VSS DM D4 DQ[35:32] DQ[3:0]
CK
WE
CAS
RAS
CS
|
PCK0B RCKE0B RODT0B A[N:0]B /BA[N:0]B |
|
|
||||||
|
|
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
CK CKE ODT A[N:0]/BA[N:0] |
|
VSS |
|||||
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
DQS17 DQS
DQS17 DQS
VSS DM D13 DQ[39:36] DQ[3:0]
CK
CK
WE
CAS
RAS
CS
ZQ |
|
|
|
|
|
CKE ODT A[N:0]/BA[N:0] |
VSS |
|
|
|
|
DQS3 DQS3
VSS
DQ[27:24]
DQS8 DQS8
VSS
DQ[19:16]
DQS8 DQS8
VSS DQ[11:8]
DQS
DQS
DM D3 DQ[3:0]
CS RAS CAS WE CK
DQS
DQS
DM D2 DQ[3:0]
CS RAS CAS WE CK
DQS
DQS
DM D1 DQ[3:0]
CS RAS CAS WE CK
|
|
|
|
ZQ |
|
|
|
|
|
|
|
|
|
||
|
CK CKE ODT A[N:0]/BA[N:0] |
VSS |
|||||
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
CK CKE ODT A[N:0]/BA[N:0] |
VSS |
|||||
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
CK CKE ODT A[N:0]/BA[N:0] |
VSS |
|||||
|
|
|
|||||
|
|
|
|
|
|
|
|
DQS17 DQS17
VSS DQ[31:28]
DQS17 DQS17
VSS DQ[23:20]
DQS17 DQS17
VSS DQ[15:12]
DQS
DQS
DM D12
DQ[3:0]
CS RAS CAS WE CK CK
DQS
DQS
DM D11
DQ[3:0]
CS RAS CAS WE CK CK
DQS
DQS
DM D10
DQ[3:0]
CS RAS CAS WE CK CK
|
|
ZQ |
|
|
|
|
|
|
|
||
CKE ODT A[N:0]/BA[N:0] |
VSS |
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
|
||
CKE ODT A[N:0]/BA[N:0] |
VSS |
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
|
||
CKE ODT A[N:0]/BA[N:0] |
VSS |
||||
|
|
|
|
|
|
DQS8 DQS8
VSS DQ[43:40]
DQS8 DQS8
VSS DQ[51:48]
DQS8 DQS8
VSS DQ[59:56]
DQS
DQS
DM DQ[3:0]
CS RAS CAS
DQS
DQS
DM DQ[3:0]
CS RAS CAS
DQS
DQS
DM DQ[3:0]
CS RAS CAS
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
|
|
|
|
|
||
WE CK CK CKE ODT A[N:0]/BA[N:0] |
VSS |
||||||||
|
D5 |
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
WE CK CK CKE ODT A[N:0]/BA[N:0] |
VSS |
||||||||
|
D6 |
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
WE CK CK CKE ODT A[N:0]/BA[N:0] |
VSS |
||||||||
|
D7 |
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
DQS17 DQS17
VSS DQ[47:44]
DQS17 DQS17
VSS DQ[55:52]
DQS17 DQS17
VSS DQ[63:60]
DQS
DQS
DM D14
DQ[3:0]
CS RAS CAS WE CK CK
DQS
DQS
DM D15
DQ[3:0]
CS RAS CAS WE CK CK
DQS
DQS
DM D16
DQ[3:0]
CS RAS CAS WE CK CK
|
|
ZQ |
|
|
|
|
|
|
|
||
CKE ODT A[N:0]/BA[N:0] |
VSS |
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
|
||
|
|
|
|
||
CKE ODT A[N:0]/BA[N:0] |
VSS |
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ZQ |
|
|
|
|
|
|
|
||
|
|
|
|
||
CKE ODT A[N:0]/BA[N:0] |
VSS |
||||
|
|
|
|
|
|
DQS8 |
DQS |
|
ZQ |
|
DQS17 |
DQS |
ZQ |
|
Vtt |
|
|
|
DQS8 |
DQS |
|
|
VSS |
DQS17 |
DQS |
|
VSS |
|
|
|
|
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|
CS RAS CAS WE CK CK CKE ODT A[N:0]/BA[N:0] |
|
|
|
|
|||||
VSS |
DM |
D0 |
|
|
VSS |
DM |
D9 |
|
|
|
|
|
DQ[3:0] |
DQ[3:0] |
|
|
|
DQ[7:4] |
DQ[3:0] |
|
|
S0* |
|
|
RS0A-> CS0 : SDRAMs D[3:0], D[12:8], D17 |
|
|
|
|
|
|
|
|
|
|
|
|
RS0B-> CS0 : SDRAMs D[7:4], D[16:13]] |
|
|
|
|
|
|
|
|
|
S1* |
|
|
|
|
|
|
|
|
|
|
|
|
BA[N:0] |
|
|
RBA[N:0]A -> BA[N:0] : SDRAMs D[3:0], D[12:8], D17 |
|
|
|
|
|
|
|
|
|
|
|
|
RBA[N:0]B -> BA[N:0] : SDRAMs D[7:4], D[16:13] |
|
|
|
|
|
|
|
|
|
A[N:0] |
|
|
RA[N:0]A -> A[N:0] : SDRAMs D[3:0], D[12:8], D17 |
|
|
|
|
|
|
|
|
|
|
|
|
RA[N:0]B -> A[N:0] : SDRAMs D[7:4], D[16:13] |
Vtt |
|
|
|
|
|
|
|
|
RAS |
|
|
RRASA -> RAS : SDRAMs D[3:0], D[12:8], D17 |
|
|
|
|
|
|
|
|
|
|
|
RRASB -> RAS : SDRAMs D[7:4], D[16:13] |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
CAS |
|
|
RCASA -> CAS : SDRAMs D[3:0], D[12:8], D17 |
|
Thermal sensor with SPD |
|
VDDSPD |
|
|
|
WE |
|
1:2 |
RCASB -> CAS : SDRAMs D[7:4], D[16:13] |
||
SCL |
|
|
Serial PD |
|
R |
RWEA -> WE : SDRAMs D[3:0], D[12:8], D17 |
||||||
|
|
|
SDA |
VDD |
|
D0 - D17 |
|
|
E |
RWEB -> WE : SDRAMs D[7:4], D[16:13] |
||
EVENT |
EVENT |
|
|
|
CKE0 |
|
G |
RCKE0A -> CKE0 : SDRAMs D[3:0], D[12:8], D17 |
||||
|
|
|
|
|
|
|
|
I |
||||
|
A0 |
A1 |
A2 |
|
VTT |
|
|
|
|
|
RCKE0B -> CKE0 : SDRAMs D[7:4], D[16:13] |
|
|
|
|
|
|
|
|
S |
|||||
|
|
|
|
|
|
|
|
ODT0 |
|
RODT0A -> ODT0 : SDRAMs D[3:0], D[12:8], D17 |
||
|
SA0 SA1 SA2 |
|
|
|
|
|
|
T |
||||
|
|
VREFCA |
|
D0 - D17 |
|
|
RODT0B -> ODT0 : SDRAMs D[7:4], D[16:13] |
|||||
|
|
|
|
|
E |
|||||||
|
|
|
|
|
VREFDQ |
|
D0 - D17 |
|
|
R |
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
VSS |
|
D0 - D17 |
|
CK0 |
|
PCK0A -> CK : SDRAMs D[3:0], D[12:8], D17 |
|
|
|
|
|
|
|
|
|
|
PCK0B -> CK : SDRAMs D[7:4], D[16:13] |
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
CK0 |
|
PCK0A -> CK : SDRAMs D[3:0], D[12:8], D17 |
NOTE : |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
PCK0B -> CK : SDRAMs D[7:4], D[16:13] |
|
1. DQ-to-I/O wiring may be changed within a nibble. |
|
|
|
PAR_IN |
|
QERR |
Err_out |
|||||
2. Unless otherwise noted, resistor values are 15Ω ± 5%. |
|
|
|
|||||||||
|
|
|
RST |
|||||||||
3. See the wiring diagrams for all resistors associated with the command, address |
RESET** |
|
||||||||||
|
|
|||||||||||
and control bus. |
|
|
|
|
|
|
|
|
|
|
PST** : SDRAMs D[17:0] |
|
4. ZQ resistors are 240Ω ± 1% . For all other resistor values refer to the appropriate |
|
|
|
|||||||||
|
*S[3:2], CKE1, ODT1, CK1 and CK1 are NC |
|||||||||||
wiring diagram. |
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
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(Unused register inputs ODT1 and CKE1 have a 330 Ω resistor to ground) |
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