Philips S37SD, S42SD, S42AX, S50HW Schematic

MódulonoisiveleTruoloC

Manual SDI PDP

S37SD-YD02 (37-pol. SD v4)

S42SD-YD05, YD06, YD07 (42-pol. SD v2, v3, v4)

S42AX-XD02, YD01 (42-pol. HD v3, v4)

S50HW-XD03, XD04 (50-pol. HD v3, v4)

Conteúdo Página

1. Especi cações Técnicas, Conexões, e
Visão Geral do Chassis 2

2. Instruções de Segurança, Manutenção,
Avisos e Notas 15

3. Instruções de Uso 17

4. Instruções Mecânicas 18

5. Modos de Serviço, Códigos de Erro e Falhas 26

6. Diagrama em Blocos, Ponto de Teste e
Formas de Onda 40

7. Esquemas Elétricos e Layouts 51

8. Ajustes 52

9. Descrição de Circuitos e Lista Abreviações 70

Impresso no Brasil Sujeito a Alterações Todos os Direitos Reservados 4806 727 17323

Nov/2006

2 SDI_PDP

1. Especificações Técnicas, Conexões e Vista do Chassis

Índice deste capítulo:

1.1 Vista PDP

1.2 Números Serial

1.3 Vista do Chassis

Notas:

• As figuras podem variar devido as diferenças de modelos

• As especificações são indicativas (sujeito a alterações).

1.1 Vista PDP

Tabela 1-1 Vista PDP

PDP Tipo/Versão Nome do Modelo

1 37” SD v4 S37SD-YD02 852 x 480
2 42” SD v2 S42SD-YD06 852 x 480
3 42” SD v3 S42SD-YD05 852 x 480
4 42” SD v4 S42SD-YD07 852 x 480
5 42” HD v3 S42AX-XD02 1024 x 768
6 42” HD v4 S42AX-YD01 1024 x 768
7 50” HD v3 S50HW-XD03 1366 x 768
8 50” HD v4 S50HW-XD04 1366 x 768

Tabela 1-2 PDP x Vista do Chassis

Display tipo Modelo Chassis Chassis Manual #

37" SD v4 37PF9936/37 LC4.7U 3122 785 14742
37" SD v4 37PF9946/12 LC4.7E 3122 785 14722
37" SD v4 37PF9946/69 LC4.7A 3122 785 14761
42" SD v2 420P20/00 FM242 3122 785 14130
42" SD v2 42FD9925/01 FM242 3122 785 14130
42" SD v2 42FD9935/17 FM242 3122 785 14130
42" SD v2 42FD9935/93S FM242 3122 785 14130
42" SD v2 42FD9945/01 FM242 3122 785 14130
42" SD v2 42FD9953/17, /69, /93 FM242 3122 785 14130
42" SD v2 42HF9953/12Z FM24_AB 3122 785 13890
42" SD v2 42PF9936/37 FTP1.1U 3122 785 14381
42" SD v2 42PF9945/12 FTP1.1E 3122 785 14370
42" SD v2 42PF9945/69, /79, /98 FTP1.1U 3122 785 14381
42" SD v2 42PF9955/12 F21RE 3122 785 13890
42" SD v3 42PF9936D/37 LC4.7U 3122 785 14742
42" SD v3 42PF9946/12 LC4.7E 3122 785 14722
42" SD v3 42PF9946/79, /93, /98 LC4.7A 3122 785 14761
42" SD v3 42PF9956/12 FTP2.2E 3122 785 14651
42" SD v3 42PF9956/93 FTP2.2A 3122 785 14680
42" SD v4 42PF7320/10 LC4.9E 3122 785 15431
42" SD v4 42PF7320/79, /98 LC4.9A 3122 785 15450
42" HD v3 42PF9966/37 FTP2.2U 3122 785 14662
42" HD v3 42PF9966/79, /93, /98 FTP2.2A 3122 785 14680
42" HD v3 42PF9976/37 FTP2.2U 3122 785 14662
42" HD v4 42HF7543/37 BP2.3HU 3122 785 15900
42" HD v4 42PF7320A/37 BP2.3U 3122 785 15541
42" HD v4 42PF7520D/10 LC4.9E_AB 3122 785 15670
42" HD v4 42PF9630/78 FTP2.4L 3122 785 15470
42" HD v4 42PF9630A/37 BP2.2U 3122 785 15541
42" HD v4 42PF9630A/96 BP2.2U 3122 785 15541
42" HD v4 42PF9966/79, /98 FTP2.4A 3122 785 15470
50" HD v3 50PF9956/37 FTP2.2U 3122 785 14662
50" HD v3 50PF9966/12 FTP2.2E 3122 785 14651
50" HD v3 50PF9966/37 FTP2.2U 3122 785 14662
50" HD v3 50PF9966/69, /93 FTP2.2A 3122 785 14680
50" HD v4 50HF7543/37 BP2.3HU 3122 785 15900
50" HD v4 50PF7320/10 LC4.9E 3122 785 15431
50" HD v4 50PF7320/79, /93, /98 LC4.9A 3122 785 15450
50" HD v4 50PF9630/78 LC4.9L 3122 785 15450
50" HD v4 50PF9630A/96 BP2.2U 3122 785 15541
50" HD v4 50PF9830A/37 BP2.1U 3122 785 15541
50" HD v4 50PF9966/79 FTP2.4A 3122 785 15470
50" HD v4 50PF9967D/10 FTP2.4E_AB 3122 785 15740

Na tabela acima o link é dado entre o Painel SDI Plasma Display
e o chassis do TV Philips (incl. o nº do manual do chassis).

HxVPixel

1.1.1 37” SD v4

Etiqueta com número de série

Etiqueta de tensão Etiqueta módulo do painel

Figura 1-1 Vista externa (37” SD v4)

Figura 1-2 Pontos do parafuso (37” SD v4)

No Item Especificação 37” SD v4

1 Pixel 852 (H) x 480 (V) pixels

(1 pixel = 1 R,G,B célula)
2 Número da célula 2556 (H) x 480 (V)
3 Intensidade do Pixel 0.960 mm (H) x 0.960 mm (V)
4 Intensidade da célula R 0.320 (H) mm

0.960 (V) mm

G0.320(H)mm

0.960 (V) mm

B 0.320 (H) mm

0.960 (V) mm
5 Tamanho display 817.92 (H) x 460.80 mm (V)
6 Tamanho da tela Diagonal 37" Plasma Colorido

Módulo Display
7 Aspecto da tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/50%

e maior brilho perpendicular

ao módulo PDP )
10 Dimnesões 982 (L) x 582 (A) x 52.9 (P) mm
11 Peso Módulo 1 Cerca de 15.5 kg
12 Recepção de transm.

60/50 Hz, LVDS

Frequência vertical
Video/Logic Interface

F_14991_049.eps

251005

SDI_PDP

3

1.1.2 42" SD v2

Figura 1-3 Vista externa (42” SD v2)

1.1.3 42" SD v3

lebalegatloVleballedoMrebmunlaireS

lebalegatloVleballedoMlebalrebmunlaireS

Figura 1-5 Vista externa (42” SD v3)

Esta figura ainda não esta disponível

F_14991_035.eps

061005

Figura 1-4 Pontos do parafusos (42” SD v2)

No Item Especificação 42” SD v2

1 Pixel 852 (H) x 480 (V) pixels

2 Número das células 2556 (H) x 480 (V)
3 Intensidade do Pixel 1.095 mm (H) x 1.110 mm (V)
4 Intensidade da Célula R 0.324 (H) mm

5 Tamanho do Display 932.940 (H) x 532.800(V) mm
6 Tamanho da Tela Diagonal 42" Plasma colorida

7 Aspecto da tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/ 50%

10 Dimensões 982 (L) x 582 (A) x 52.9 (P) mm
11 Peso Módulo 1 Cerca de16.6 kg
12 Recepção de transm.

Frequência vertical
Video/Logic Interface

(1 pixel = 1 R,G,B células)

1.110 (V) mm

G 0.365 (H) mm

1.110 (V) mm

B 0.406 (H) mm

1.110 (V) mm

Módulo Display

e maior brilho perpendicular
no módulo PDP)

60/50 Hz, LVDS

Figura 1-6 Pontos do parafusos (42” SD v3)

No Item Especificação 42” SD v3

1 Pixel 852 (H) x 480 (V) pixels

(1 pixel = 1 R,G,B células)
2 Número das células 2556 (H) x 480 (V)
3 Intensidade do Pixel 1.095 mm (H) x 1.110 mm (V)
4 Intensidade da Célula R 0.365 (H) mm

1.110 (V) mm

G 0.365 (H) mm

1.110 (V) mm

B 0.365 (H) mm

1.110 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800(V) mm
6 Tamanho da Tela Diagonal 42" Plasma colorida

Módulo Display
7 Aspecto da tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/ 50%

e maior brilho perpendicular

no módulo PDP)
10 Dimensões 982 (L) x 582 (A) x 52.9 (P) mm
11 Peso Módulo 1 Cerca de16.6 kg
12 Recepção de transm.

60/50 Hz, LVDS

Frequência vertical
Video/Logic Interface

4 SDI_PDP

1.1.4 42" SD v4

Figura 1-7 Vista externa (42” SD v4)

Serial no.

Etiqueta tensão

Etiqueta mod. painel

F_14991_003.eps

1.1.5 42" HD v3

Etiqueta módulo do PainelEtiqueta número de série Etiqueta Tensão

180705

Figura 1-9 Vista Externa (42” HD v3)

F_14991_005.eps

Figura 1-8 Pontos de parafusos (42” SD v4)

Nº Item Especifi cação 42” SD v4

1 Pixel 852(H) x 480 (V) pixels

(1 pixel = R,G,B celulas)
2 Número de Celulas 2556 (H) x 480 (V)
3 Intensidade de Pixel 1.095 (H) mm x 1.110 (V) mm
4 Intensidade de Celula R 0.365 (H) mm x

1.110 (V) mm

G 0.365 (H) mm x

1.110 (V) mm

B 0.365 (H) mm x

1.110 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800 (V) mm
6 Tamanho da Tela Diagonal 42” Plasma Colorido

Módulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/50%

maior brilho perpendicular

ao módulo PDP)
10 Dimensões 982(L) x 582(A) x 54 (P) mm
11 Peso Módulo 1 Cerca de 15.4 kg
12 Recepção transm.

60 Hz/ 50Hz, LVDS

Frequência vertical
Vídeo/Logic Interface

180705

Figura 1-10 Pontos de parafusos (42” HD v3)

Nº Item Especifi cação 42” HD v3

1 Pixel 1024(H) x 768 (V) pixels

(1 pixel = R,G,B celulas)
2 Número de Celulas 3072 (H) x 768 (V)
3 Intensidade de Pixel 0.912 (H) mm x 0.693 (V) mm
4 Intensidade de Celula R 0.304 (H) mm x

0.693 (V) mm

G 0.304 (H) mm x

0.693 (V) mm

B 0.304 (H) mm x

0.693 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800 (V) mm
6 Tamanho da Tela Diagonal 42” Plasma Colorido

Módulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/50%

maior brilho perpendicular

ao módulo PDP)
10 Dimensões 982(L) x 582(A) x 52.9 (P) mm
11 Peso Módulo 1 Cerca de 18.0kg
12 Recepção transm.

60 Hz/ 50Hz, LVDS

Frequência vertical
Vídeo/Logic Interface

SDI_PDP

5

1.1.6 42" HD v4

Figura 1-11 Vista Externa (42” HD v4)

F_14991_010.eps

030805

1.1.7 50" HD v3

Figura 1-13 Vista Externa (50” HD v3)

Etiqueta TensãoNúmero Serial

Etiqueta Painel Módulo

F_14991_011.eps

030805

Figura 1-12 pontos de parafusos (42” HD v4)

Nº Item Especifi cação 42” HD v4

1 Pixel 1024(H) x 768 (V) pixels

(1 pixel = R,G,B celulas)
2 Número de Celulas 3072 (H) x 768 (V)
3 Intensidade de Pixel 0.912 (H) mm x 1.110 (V) mm
4 Intensidade de Celula R 0.304 (H) mm x

0.693 (V) mm

G 0.304 (H) mm x

0.693 (V) mm

B 0.304 (H) mm x

0.693 (V) mm
5 Tamanho do Display 933.98 (H) x 532.220 (V) mm
6 Tamanho da Tela Diagonal 42” Plasma Colorido

Módulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/50%

maior brilho perpendicular

ao módulo PDP)
10 Dimensões 1000(L) x 598(A) x 64.4 (P) mm
11 Peso Módulo 1 Cerca de 20.0 kg
12 Recepção transm.

60 Hz/ 50Hz, LVDS

Frequência vertical
Vídeo/Logic Interface

Figura 1-14 Pontos de parafusos (50” HD v3)

Nº Item Especifi cação 50” HD v3

1 Pixel 1366(H) x 768 (V) pixels

(1 pixel = R,G,B celulas)
2 Número de Celulas 4,098 (H) x 768 (V)
3 Intensidade de Pixel 0.810 (H) mm x 0.810 (V) mm
4 Intensidade de Celula R 0.270 (H) mm x

0.810 (V) mm

G 0.270 (H) mm x

0.810 (V) mm

B 0.270 (H) mm x

0.810 (V) mm
5 Tamanho do Display 1106.46 (H) x 622.08 (V) mm
6 Tamanho da Tela Diagonal 50” Plasma Colorido

Módulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/50%

maior brilho perpendicular

ao módulo PDP)
10 Dimensões 1184 (L) x 700 (A) x 60.1 (P) mm
11 Peso Módulo 1 Cerca de 18.0 kg
12 Recepção transm.

60 Hz/ 50Hz, LVDS

Frequência vertical
Vídeo/Logic Interface

6 SDI_PDP

1.1.8 50" HD v4

Figura 1-15 Vista externa (50” HD v4)

Serial No.

Voltage l abel

Panel module label

F_14991_012.eps

030805

1.2 Números Serial

Area

26 1 4 08 07 0 865

Modul e

Model

Line

Figura 1-17 Módulo número serial

Figura 1-18 Painel número serial

Year

Worker

Date

Month

Group

Serial No : 0001~9999
Data : 01~31
Mês : 01~12
Ano : 00(2000)

Line No : 1 ~ 9
(0:Pilot Line)
Tipo : 02~48

(Step of even)

S/N

F_14991_004.eps

~99(2099)

(ex.50HDv3:26)

180705

F_14991_013.eps

030805

Figura 1-16 Pontos de parafusos (50” HD v4)

Nº Item Especifi cação 50” HD v4

1 Pixel 1366(H) x 768 (V) pixels

(1 pixel = R,G,B celulas)
2 Número de Celulas 4,098 (H) x 768 (V)
3 Intensidade de Pixel 0.810 (H) mm x 0.810 (V) mm
4 Intensidade de Celula R 0.270 (H) mm x

0.810 (V) mm

G 0.270 (H) mm x

0.810 (V) mm

B 0.270 (H) mm x

0.810 (V) mm
5 Tamanho do Display 1106.46 (H) x 622.08 (V) mm
6 Tamanho da Tela Diagonal 50” Plasma Colorido

Módulo Display
7 Aspecto da Tela 16:9
8 Cor do Display 16.77 milhão de cores
9 Ângulo de visão Acima de 160 deg (ângulo c/50%

maior brilho perpendicular

ao módulo PDP)
10 Dimensões 1175 (L) x 682(A) x 65.5 (P) mm
11 Peso Módulo 1 Cerca de 25.4 kg
12 Recepção transm.

60 Hz/ 50Hz, LVDS

Frequência vertical
Vídeo/Logic Interface

1.3 Vista do Chassis

1.3.1 37” SD v4

17

SDI_PDP

7

20

21

1

2

9

4

5

19

3

876

18

12,13,14 15,1610 11

Figura 1-19 Localização do Painel (37” SD v4)

Tabela 1-3 Vista PWB (37” SD v4)

emaNnoitacoL.oN

1 Main PSU Assy PWB PSU
2 SUB-PSU Assy PWB SUB-PSU
3 LOGIC-MAIN Board Assy PWB LOGIC Main
4 X-MAIN Driving Board Assy PWB X Main
5 Y-MAIN Driving Board Assy PWBY Main
6 LOGIC E BUFFER Board Assy PWB Buffer
7 LOGIC F BUFFER Board Assy PWB Buffer
8 LOGIC G BUFFER Board Assy PWB Buffer
9 Y-BUFFER Board Assy PWB Buffer
10 LOGIC + Y-MAIN FFC Cable-flat
11 LOGIC + X-MAIN FFC Cable-flat
12 LOGIC + LOGIC BUF(E) FFC Cable-flat
13 LOGIC + LOGIC BUF(F) FFC Cable-flat
14 LOGIC + LOGIC BUF(G) FFC Cable-flat
15 LOGIC BUF(E) + LOG. BUF(F) Lead connector
16 LOGIC BUF(F) + LOG. BUF(G) Lead connector
17 PSU + SUB PSU Lead connector
18 PSU + LOGIC BUF(E) Lead connector
19 PSU + LOGIC MAIN Lead connector
20 PSU + Y-MAIN Lead connector

8 SDI_PDP

1.3.2 42” SD v2

Y- Buffer

(upper)

Y- MAIN

X- MAIN

Logic Main

Y- Buffer
(lower)

Tabela 1-4 Vista do Painel (42” SD v2)

No. Location Name

1 info not available
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23

Logic-

buffer (E)

Logic-

buffer (F)

COF x 7

Figura 1-20 Localização do Painel (42” SD v2)

Logic-

buffer (G)

1.3.3 42” SD v3

SDI_PDP

9

Figura 1-21 Localização do Painel (42” SD v3)

Tabela 1-5 Vista do Painel (42” SD v3)

No. Location Name

1 Main PSU Assy PWB PSU
2 SUB-PSU Assy PWB SUB-PSU
3 LOGIC-MAIN Board Assy PWB LOGIC Main
4 X-MAIN Driving Board Assy PWB X Main
5 Y-MAIN Driving Board Assy PWBY Main
6 LOGIC E BUFFER Board Assy PWB Buffer
7 LOGIC F BUFFER Board Assy PWB Buffer
8 LOGIC G BUFFER Board Assy PWB Buffer
9 Y-BUFFER (UPPER) Board Assy PWB Buffer
10 Y-BUFFER (DOWN) Board Assy PWB Buffer
11 LOGIC + Y-MAIN FFC Cable-flat
12 LOGIC + X-MAIN FFC Cable-flat
13 LOGIC + LOGIC BUF(E) FFC Cable-flat
14 LOGIC + LOGIC BUF(F) FFC Cable-flat
15 LOGIC + LOGIC BUF(G) FFC Cable-flat
16 LOGIC BUF(E) +LOG. BUF(F) Lead connector
17 LOGIC BUF(F) +LOG. BUF(G) Lead connector
18 PSU + SUB PSU Lead connector
19 PSU + LOGIC BUF(E) Lead connector
20 PSU + LOGIC MAIN Lead connector
21 PSU + Y-MAIN Lead connector
22 PSU + X-MAIN Lead connector

10 SDI_PDP

1.3.4 42” SD v4

7

1

16

8

Figura 1-22 Localização do Painel (42” SD v4)

Tabela 1-6 Vista do Painel (42” SD v4)

No. Location Name

SPMSSPMS1
2 LOGIC-MAIN Board Assy PWB Logic Main
3 X-MAIN Driving Board Assy PWB X Main
4 Y-MAIN Driving Board Assy PWB Y Main
5 LOGIC E BUFFER Board Assy PWB buffer
6 LOGIC F BUFFER Board Assy PWB buffer
7 Y-BUFFER (UPPER) Board Assy PWB buffer
8 Y-BUFFER (DOWN) Board Assy PWB buffer
9 LOGIC + Y-MAIN FFC cable-flat
10 LOGIC + X-MAIN FFC cable-flat
11 LOGIC + LOGIC BUF (E) FFC cable-flat
12 LOGIC + LOGIC BUF (F) FFC cable-flat
13 LOGIC BUF (E) + (F) Lead connector
14 SMPS + LOGIC BUF (E) Lead connector
15 SMPS + LOGIC MAIN Lead connector
16 SMPS + Y-MAIN Lead connector
17 SMPS + X-MAIN Lead connector

3

174

2

65

15

109 11 121314

1.3.5 42” HD v3

SDI_PDP

11

1821

8

5

2

14 15

1

22

4

20

17

3

9

6

20

7

11

10

19

13

16

12

Figura 1-23 Localização do Painel (42” HD v3)

Tabela 1-7 Vista do Painel (42” HD v3)

1 Main PSU Assy PWB PSU
2 SUB-PSU Assy PWB SUB-PSU
3 LOGIC-MAIN Board Assy PWB LOGIC Main
4 X-MAIN Driving Board Assy PWB X Main
5 Y-MAIN Driving Board Assy PWB Y Main
6 LOGIC E BUFFER Board Assy PWB Buffer
7 LOGIC F BUFFER Board Assy PWB Buffer
8 Y-BUFFER (UPPER) Board Assy PWB BuffeR
9 Y-BUFFER (DOWN) Board Assy PWB Buffer
10 LOGIC + Y-MAIN FFC Cable-flat
11 LOGIC + X-MAIN FFC Cable-flat
12 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat
13 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat
14 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat
15 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat
16 LOGIC BUF(E) + LOG. BUF(F) Lead connector
17 PSU + SUB PSU Lead connector
18 PSU + LOGIC BUF(E) (UP) Lead connector
19 PSU + LOGIC BUF(E) (Down) Lead connector
20 PSU + LOGIC MAIN Lead connector
21 PSU + Y-MAIN Lead connector
22 PSU + X-MAIN Lead connector

emaNnoitacoL.oN

12 SDI_PDP

1.3.6 42” HD v4

Figura 1-24 Localização do Painel (42” HD v4)

Tabela 1-8 Vista do Painel (42” HD v4)

emaNnoitacoL.oN

SPMSSPMS1
2 LOGIC-MAIN Board Assy PWBLOGIC Main
3 X-MAIN Driving Board Assy PWBX Main
4 Y-MAIN Driving Board Assy PCBY Main
5 LOGIC E BUFFER Board Assy PWB Buffer
6 LOGIC F BUFFER Board Assy PWB Buffer
7 Y-BUFFER (UPPER) Board Assy PWB Buffer
8 Y-BUFFER (DOWN) Board Assy PWB Buffer
9 LOGIC + Y-MAIN FFC Cable-flat
10 LOGIC + X-MAIN FFC Cable-flat
11 LOGIC + LOGIC BUF(E) FFC Cable-flat
12 LOGIC + LOGIC BUF(F) FFC Cable-flat
13 LOGIC BUF(E) + LOG. BUF(F) Lead connector
14 SMPS + LOGIC BUF(E) Lead connector
15 SMPS + LOGIC MAIN Lead connector
16 SMPS + Y-MAIN Lead connector
17 SMPS + X-MAIN Lead connector

1.3.7 50” HD v3

SDI_PDP

13

20

27

35

11

28 32

9

26

10

12

33 34

21

51415

4

30

3

13

876

29

24

16

19

31 23 25

Tabela 1-9 Vista do painel (50” HD v3)

3 LOGIC-MAIN Board Assy PWBLOGIC Main
4 X-MAIN Driving Board Assy PWBX Main
5 Y-MAIN Driving Board Assy PCBY Main
6 LOGIC E BUFFER Board Assy PWB Buffer
7 LOGIC F BUFFER Board Assy PWB Buffer
8 LOGIC G BUFFER Board Assy PWB Buffer
9 LOGIC H BUFFER Board Assy PWB Buffer
10 LOGIC I BUFFER Board Assy PWB Buffer
11 LOGIC J BUFFER Board Assy PWB Buffer
12 Y-BUFFER (UPPER) Board Assy PWB Buffer
13 Y-BUFFER (DOWN) Board Assy PWB Buffer

US51
16 LOGIC + Y-MAIN FFC Cable-flat
17 LOGIC + X-MAIN FFC Cable-flat
18 SUB R + LOGIC FFC Cable-flat
19 SUB L + LOGIC FFC Cable-flat
20 LOG.BUF(I) + LOG.BUF(J) (Up) FFC Cable-flat
21 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat

21

Figura 1-25 Localização do Painel (50” HD v3)

emaNnoitacoL.oN

USPBWPyssASUPniaM1

USP-BUSBWPyssAUSP-BUS2

reffuBBWPyssAR-BUS41
reffuBBWPyssAL-B

18 17

22

emaNnoitacoL.oN

22 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat
23 LOGIC + LOG. BUF(G) (Down) FFC Cable-flat
24 LOGIC BUF(E) + LOG. BUF(F) Lead connector
25 LOGIC BUF(F) + LOG. BUF(G) Lead connector
26 LOGIC BUF(H) + LOG. BUF(I) Lead connector
27 LOGIC BUF(I) + LOG. BUF(J) Lead connector
28 Y-MAIN + LOGIC BUF(H) Lead connector
29 Y-MAIN + LOGIC BUF(E) Lead connector
30 PSU + LOGIC MAIN Lead connector
31 PSU + LOGIC BUF(E) Lead connector
32 PSU + LOGIC BUF(H) Lead connector
33 PSU + Y-MAIN Lead connector
34 PSU + X-MAIN Lead connector
35 PSU + SUB PSU Lead connector

14 SDI_PDP

1.3.8 50” HD v4

15 16

1918

17

5

6

7

21

8

1

24

23

4

3

22

19

2

18

6

5

9

20

7

10 12 14

13

11

Figura 1-26 Localização do Painel (50” HD v4)

Tabela 1-10 Vista do painel (50” HD v4)

emaNnoitacoL.oN

SPMSSPMS1
2 LOGIC-MAIN Board Assy PWBLOGIC Main
3 X-MAIN Driving Board Assy PWBX Main
4 Y-MAIN Driving Board Assy PCBY Main
5 LOGIC E BUFFER Board Assy PWB Buffer
6 LOGIC F BUFFER Board Assy PWB Buffer
7 LOGIC G BUFFER Board Assy PWB Buffer
8 Y-BUFFER (Upper) Board Assy PWB Buffer
9 Y-BUFFER (Down) Board Assy PWB Buffer
10 LOGIC + Y-MAIN FFC Cable-flat
11 LOGIC + X-MAIN FFC Cable-flat
12 LOGIC + LOG. BUF(G: Down) FFC Cable-flat
13 LOGIC + LOG. BUF(F: Down) FFC Cable-flat
14 LOGIC + LOG. BUF(E: Down) FFC Cable-flat
15 LOGIC + LOG. BUF(E: Upper) FFC Cable-flat
16 LOGIC + LOG. BUF(F: Upper) FFC Cable-flat
17 LOGIC + LOG. BUF(G: Upper) FFC Cable-flat
18 LOGIC BUF(E) + LOG. BUF(F) Lead connector
19 LOGIC BUF(F) + LOG. BUF(G) Lead connector
20 SMPS + LOGIC BUF(G: Down) Lead connector
21 SMPS + LOGIC BUF(E: Upper) Lead connector
22 SMPS + LOGIC MAIN Lead connector
23 SMPS + Y-MAIN Lead connector
24 SMPS + X-MAIN Lead connector

2. Instruções de Segurança e de Manutenção, Avisos, e Notas

SDI_PDP

15

Índice deste capitulo:

2.1 Precauções para Manusear

2.2 Precauções de Segurança

2.3 Notas

Nota:

• Autorize apenas pessoas credenciadas para efeturar os servi­ ços neste módulo.

• Quando usando/manuseando esta unidade, tenha especial
atenção para o Módulo PDP: cumpra todas as regras, avisos
e/ou cuidados.

• “Avisos” indica um perigo que pode levar à morte ou feri-
mento se o aviso for ignorado e o produto ser manuseado
incorretamente.

• “Cuidado” indica um perigo que pode levar a ferimento ou
danos à propriedade se o cuidado for ignorado e o produto
for manuseado incorretamente.

2.1 Precauções de Manuseando

• O módulo PDP usa alta tensão que é danoso ao ser humano.
Antes da operação do PDP, limpe sempre o pó para prevenir
curto circuito. Tenha cuidado ao tocar o dispositivo do circuito
quando for ligá-lo.

• O módulo PDP é sensível a poeira e umidade. Portanto, a
montagem e desmontagem deve ser feito em um local sem
poeira.

• O módulo PDP tem muitos dispositivos elétricos. O coorde­nador do serviço deve usar equipamento (por exemplo, anel
terra) para prevenir choque elétrico e roupas apropriadas para
prevenir eletrostática.

• O módulo PDP usa um conector de intensidade na que
funciona apenas pela conexão exata com o cabo no. O
operador deve prestar atenção para uma conexão completa
onde o conector é re-conectado após a manutenção.

• A tensão do capacitor restante no painel circuito do módulo
PDP permanece temporariamente após desligá-lo. O operador
deve esperar para o descarregamento da tensão restante
durante o último minuto.

2.2 Precaução de Segurança

2.2.1 Precaução de Segurança

• Antes de trocar um painel, descarregue forçosamente a eletri­ cidade restante do painel.

• Após conexão do FFC e TCPs no módulo, re-veri que se
eles estão perfeitamente conectados.

• Para prevenir o choque elétrico, tenha cuidado para não tocar
nas ligações durante operação dos circuitos.

• Para prevenir o circuito Lógico de danos devido ao mau
funcionamento, não conecte/desconecte os sinais de cabos
durante as operações do circuto.

• Faça os ajustes minuciosos da etiqueta de tensão e no isola­ mento da tensão.

• Antes de re-instalar o chassis e o painel chassis, assegure-se
de usar todas os materiais de proteção incluídos os não-metal
e do tipo da cobertura da divisória.

• Cuidado para a troca de padrão: Não faça instalação de
nenhum dispositivo adicional no módulo e não troque o padrão
do circuito elétrico.

• Por exemplo: Não insira um conector de áudio ou vídeo subs­ tituto. Se for inserido causará danos a segurança. Se for
trocado o padrão ou inserido a garantia da manutenção não
será efetuada.

• Se alguma parte do o estiver superaquecido por danos,
troque-o por um novo imediatamente e identi que a causa

do problema removendo os fatores de risco.

• Examine cuidadosamente o estado do cabo se esta torcido,
dani cado ou deslocado. Não troque o espaço entre as partes
e o painel circuito. Veri que o cabo de força.

• Nota Segurança do Produto: Alguns materiais elétricos ou ins­ trumentos tem caracteríscas especiais invisíveis que foram
relatadas na segurança. Em caso das partes trocadas por
outras, mesmo que a Tensão e o Watt for maior que antes,
a função de Segurança e Proteção será perdida.

• A energia sempre deve ser desligada, antes da próxima manu­ tenção.

• Veri que no painel as condições dos parafusos, partes e os
arranjados após a manutenção. Veri que se o material ao
redor das partes estão dani cados.

2.2.2 Precauções ESD

Existem partes que são facilmente dani cadas pela eletrostá-

tica (por exemplo Circuitos Integrados, FETs, etc). A taxa de
danos eletrostáticos do produto será reduzido pelas seguintes
técnicas:

• Antes de manusear as partes/paineis dos semicondutores,
deve-se remover a eletricidade positiva pela conexão terra
ou deve-se usar a pulseira anti-estática e anel (deve-
se operar após remover a poeira. Vem sob a precaução de
choque elétrico).

• Após remover o painel, coloque-o com as trilhas em uma
superfície condutora para impedir carga.

• Não use material químico contendo Freon. Isto gera eletrici­ dade positiva que pode dani car os dispositivos sensíveis do
ESD.

• Você deve usar um dispositivo de soldagem para terra quando
da soldagem ou de-soldagem destes dispositivos.

• Você deve usar uma solda anti-estática para remover o dispo­ sitivo. A maioria das remoções dos dispositivos não tem
anti-estástica que pode trocar uma eletricidade positiva
su ciente por danos a estes dispositivos.

• Antes de remover o material de proteção da ligação do novo
dispositivo, faça a proteção no contato com o chassis
ou o painel.

• Ao entregar um dispositivo desembalado para a recolocação,
não se mova muito. Movimento gera eletrostática su ciente
para dani car o dispositivo (pés no carpete, por exemplo).

• Não retire um dispositivo novo da caixa protetora antes de
estar pronto para ser instalado. A maioria dos dispositivos tem
uma ligação que é facilmente curto-circuitada por materiais
condutores (como a espuma e o alumínio condutores).

2.4 Notas

Uma placa de vidro é posicionada antes do display de plasma.

Esta placa de vidro pode ser limpa com um pano delicado
umidecido. Se devido as circunstâncias houver alguma sujeira
entre a placa de vidro e o painel display de plasma, é
recomendado fazer uma manutenção apenas por um empre­ gado quali cado da assitência.

2.3.1 Manuseio Seguro do PDP

• Os procedimentos de trabalho mostra como as indicações da
“Nota” são importantes para assegurar-se da segurança do
produto e da assistência técnica. Certi que-se de seguir estas
instruções.

• Antes de iniciar o trabalho, tenha um espaço de funcionamento
su ciente.

• Todas as vezes que ajustar e veri car o produto, certi
se de desligar a chave principal Power e desconectar o cabo
de força da fonte do display (gabarito ou o próprio display)

que-

16 SDI_PDP

durante o serviço.

• Para prevenir choques elétricos e ruptura dos paineis, inicie o
serviço ao menos 30 segundos após desligar a energia princi­pal. Especialmente quando na instalação e remoção do Painel
de Alimentação e o painel SUS em que as tensões altas são
aplicadas, inicie o serviço ao menos 2 minutos após desligar a
energia principal.

• Enquanto a energia principal estiver ligada, não toque em
nenhuma parte ou circuitos à exceção destes especí cos.
O bloco da Fonte de Alimentação de alta tensão dentro do
módulo PDP tem um terra utuando. Se alguma conexão à
exceção de uma especí ca é feita entre a medição do equipa­mente e o bloco da fonte de alimentação de alta tensão, pode­se resultar em choques elétricos ou ativação do disjuntor de
circuito do escapamento-deteção.

• Quando da instalação do módulo PDP e remoção da embala­gem, certi que-se de ter ao menos duas pessoas efetuando o
trabalho e assegure-se de que os cabos exíveis da placa de
circuito do módulo PDP não esteja amassado pela embala­gem.

• Quando a superfície do painel estiver em contato com os
materiais amortecedores, certi que-se que não existe material
estranho em cima dos materiais amortecedores. Falhas nesta
observação pode resultar em riscos na superfície do painel
pelos materiais estranhos.

• Quando manusear o painel circuito, certi que-se de remover a
eletricidade estática do seu corpo antes.

• Certi que-se de manusear o painel circuito prendendo as
peças grandes como o dissipador de calor ou o trasformador.
Falhas nesta observação pode resultar em ocorrência de uma
anormalidade nas aréas soldadas. Não amontoe o circuito.
Falhas nesta obervação pode resultar em problemas de arra­nhões e deformações nas partes, choques elétricos devido ao
residual elétrico da carga.

• Roteamento dos os e repará-los na posição deve ser feito de
acordo com a con guração original de roteamento e xação
quando o serviço estiver completo. Todos os os são rote­ados afastados das aréas que se tornam quentes (como o
dissipador de calor). Estes os são xados na posição com
as braçadeiras de modo que estes não se movam, desde
modo assegurando-se de que não sejam dani cados e seus
materiais não se deterioram sobre períodos de tempo longos.
Conseqüentemente, distribua os cabos e repare-os para a
posição e estado original usando as braçadeiras.

• Faça uma veri cação de segurança quando o serviço estiver
completo.Veri que os pontos periféricos do serviço para certi ­car-se de não haver nenhuma deterioração durante o serviço.
Também veri que os parafusos, partes e cabos removidos
para nalidades de serviços de manutenção, se todos foram
retornados a suas posições apropriados de acordo com o
original.

3. INSTRUÇÕES DE USO

Veja o manual de usuário no GIP

SDI_PDP

17

18 SDI_PDP

4. Instruções Mecâncias

Índice deste capítulo:

4.1 Desmontagem/Montagem

4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)

4.1.2 Conector Cablo flat do Painel X-principal

4.1.3 FFC e TCP do Conector

4.1.4 Troca dos paineis LBE, LBF, LBG

4.1.5 Troca dos paineis YBU, YBL e YM

4.1 Desmontagem/ Montagem

4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)

• Desmontagem: Retire o FPC do conector segurando
a ligação do FPC com ambas as mãos.

• Montagem: Empurre a ligação do FPC com a mesma força de
ambos os lados do conector.

Nota: Certifique-se para não danificar o pino conector
durante o processo.

Figura 4-1 Desmontagem do PFC do Y-buffer

Figura 4-2 Montagem do FPC do Y-buffer

4.1.2 Concector Cabo Flat do Painel X-principal

• Desmontagem:

1. Retire a trava do conector.

2. Retire o cabo Flat pressionando para baixo levemente.

3. Puxe o Cabo Flat.

• Montagem: Coloque o Cabo Flat no conector pressionando
para baixo levemente até ouvir o som de travamento (”Click”)

Figura 4-3 Desmontagem do FCC do painel X-principal

SDI_PDP

19

Figura 4-4 Montagem do FCC do painel X-principal

20 SDI_PDP

4.1.3 FFC e TCP do Conector

• Desmontagem do TCP:

1. Abra a trava cuidadosamente.

2. Empurre o TCP do seu conector.

• Montagem do TCP:

1. Coloque o TCP no conector cuidadosamente.

2. Feche a trava completamente (até ouvir um “Click” ).

Notas:

• Verifique se algum material estranho está dentro do
conector antes da montagem do TCP.

• Tenha cuidado, para não danificar o ESD do painel
durante o manuseio do TCP.

Figura 4-5 Desmontagem do TCP

Figura 4-6 Re-montagem do TCP

Figura 4-7 Montagem errada do TCP

O procedimento de
montagem e desmontagem do
FFC é o mesmo do TCP

Figura 4-8 Desmontagem e re-montagem do FFC

4.1.4 Troca dos paineis LBE, LBF, LBG

1. Dependendo do modelo (veja “foto 2” para modelo):

– 42" SD v3 - Remova os parafusos na ordem 2-3-5-7-1-

4-6 (e 10-11-13-16-9-12-14 para HD) do dissipador de
calor e então remová-o (foto 1).

– 42" SD v4 - Reova os parafusos na ordem 2-4-1-5-3

do dissipador de calor e então remová-o (foto 1).

– 42" HD v3, 37" SD v4, 50" HD v3 - Remova os

parafusos na ordem “Centro - Lateral Esquerda - Lateral Direita”
do dissipador de calor e então solte o dissipador de calor.

– 50" HD v4 - Remova os parafusos na ordem 2-3-1-4

do dissipador de calor e então remová-o (foto 1).

2. Remova o TPC, FFC, e cabo de força dos
conectores.

3. Remova todos os parafusos do painel defeituoso.

4. Remova o painel defeituoso.
Nota: Quando for trocar o painel Logic ou painel Y-principal para o
painel livre-ligação (Pb-livre), sempre troque-os juntos.
(isto é válido apenas para os displays 37” SD v4!).

5. Troque o painel novo e então aperte os parafusos firmemente.

6. Limpe os conectores.

7. Re-conecte TCP, FFC, e cabo de força para
conectar.

8. Re-monte o dissipador de calor TCP. Use a mesma ordem
montada acima.

SDI_PDP

21

Atenção: Se você apertar muito firme os parafusos, é possível danificar o
Driver IC do TCP.

Figura 4-9 Photo 1 - Remoção do dissipador de calor

22 SDI_PDP

Left

Centre Right

Figura 4-10 Foto 2 - 37” SD v4

4617532

Figura 4-11 Foto 2 - 42” SD v2 e v3

SDI_PDP

1

2

3

4

5

1

2

3

4

5

1

2

3

4

5

1

2

3

4

5

23

1

Figura 4-12 Foto 2 - 42” SD v4

XYG Z[G \G]G ^_

YY

Figura 4-13 Foto 2 - 42” HD v3

`XW XXXY X[G X\X] XZ

Figura 4-14 Foto 2 - 42” HD v4

24 SDI_PDP

ཛGཛྷཝཞ

ཛ

G

ཛྷཝཞ

G

Left Centre Right

Figura 4-15 Foto 2 - 50” HD v3

Figura 4-16 Foto 2 - 50” HD v4

4.1.5 Troque os paineis YBU, YBL e o YM

1. Separe todos os conectores FPC do YBU (Y-Buffer superior)
e YBL (Y-Buffer inferior). Veja “Foto 1”.

2. Separe todos os conectores do CN5001 e CN5008 do Y­Principal. Veja “Foto 2”.

3. Solte todos os parafusos dos paineis YBU, YBL, e YM. Veja
“Foto 3”.

4. Remova o painel do chassis.

5. Remova os conectores CN5006 e CN5007 entre
YBU, YBL e YM.

6. Remova o YBL e YBU do Y-principal.

7. Remova o painel defeituoso.
Nota: Quando for trocar o painel Logic ou Y-principal por
um painel ligação-livre (Pb-free), sempre troque-os juntos.
(isto é válido apenas para os displays 37” SD v4!)

8. Re-montagem do painel YBU e YBL para Y-Principal.

9. Conecte CN5006 e CN5007 entre YBU, YBL e YM.
Veja “Foto 4”.

10. Coloque o painel no chassis e parafuse-o.

11. Conecte FPC e YM no painel. Veja
“Foto 5”.

12. Ligue o módulo e verifique as formas de onda do
painel.

13. Desligue-o após as formas de onda serem ajustadas.

SDI_PDP

25

Figura 4-17 Foto 1, 2, e 3: Desmontagem do YBU, YBL, e YM

Figura 4-18 Foto 4 e 5: Re-montagem do YBU, YBL e YM.

26 SDI_PDP

5. Modo de Serviço, Códigos de Erro e Localizando Falhas

Índice do capítulo:

5.1 Manutenção das Ferramentas

5.2 Encontrando Falhas

5.3 Forma Descrição de Defeitos

5.1 Manutenção das Ferramentas

5.1.1 ComPair

Para os modelos v3 e v4, será possível gerar padrão de teste
com o ComPair. A inferface ComPair deve ser conectada ao
Painel Logic Board com o cabo de interconexão especial
(veja tabela abaixo).

5.1.2 Outras Ferramentas de Serviço

Tabela 5-1 Ferramentas de serviço

Figura 5-3 V3 jig

Ferramentas de serviço

Jumper J8002 + V2 JIG kit conector
V3 JIG conector + reparo painel SDI
Jumper J8002 para ser usado no kit con.
V2 JIG conector para ser usado no kit con.
ComPair / SDI cabo interconector
Amortecedores de espuma (2 pcs.)

Figura 5-1 Amortecedores de espuma

Figura 5-2 V2 jig

5.2 Encontrando Falhas

Primeiro cheque o aparelho
de TV completamente

Sintoma de Falha?

SDI_PDP

27

Não

Aplicação de Manutenção Philips

Veja Manual de Serviço
relatado no chassis.

Fonte de alimentação

está funcionando?

Cheque se LVDS do SCAVIO

ou painel SSB está OK.

Use Ferramenta LVDs quando
possível.

Saída do SSB / SCAVIO

está OK?

Cenário manutenção SDI

Falha encontrada: Falha no
Display

Não

Fonte de alimentação não está
funcionando.

Nenhuma saída de tensão.

“Verifique Fonte de alimentação”

ou PDP checando posição
única

Veja

e repare cenário

com aplicativos Philips

FM242
FTP1.1
F21RE

FM24_AB

Manutenção de cenário

42” SD v2

LC4.7

Manutenção de
cenário

37” SD v4

Figura 5-4 Qual manutenção de cenário?

Chassis ?

FTP2..2

LC4.7

Manutenção de cenário

42”/50” SD/HD v3

FTP2..4
LC4.9
BP2.x

Manutenção de
cenário

42”/50” SD/HD v4

28 SDI_PDP

Primeiro cheque aparelho de
TV competamente.

Sintoma de Falha?

Nenhuma saída de Tensão

Operação de tensão
não existe

Veja fluxo

“Checar Fonte de Alimentação”

(versão dependente)

Operação de tensão existe,

mas nenhum Display

Veja fluxo

“Sem Display”

Display anormal, não

abre ou
Linhas em curto

Veja fluxo

“Display anormal”

Ver ti ca l

Algumas linhas horizontais ou

verticais não existem no

Display.

Continua aberto

Linhas
horizontais
ou verticais?

Horizontal

É relatado para Logic endereço
Buffer.

Veja fluxo

“Endereço Aberto / Curto”

Figura 5-5 Vista sintoma de Falha (TV completo)

É relatado par X-Principal,
Y-Principal

Veja fluxo

eY-buffer.

“Continua Aberto / Curto”

Manutenção 42 SD v2

posição única

Cheque número tipo PDP

SDI_PDP

29

Identificação PDP =

S42SD-YD06

Y

Para desconectar FM242 e remover Painel SCAVIO .

Para FTP1.1 desconectar e remover SSB e painel Audio.

Conecte Jig para CN8002 (13 pinos).

Curto circuito entre pinos 1 & 2 = Chave On/Off (chave livre).

Chave entre os pinos 8 & 11 chave linha standby.

Curto do Jumper J8002.

Ajuste a chave DIP 2 “on”.
.o painel principal Logic para “off”.

Plugue no cordão de força

Não

Veja v3 ou v4 cenário de manutenção

Veja encontrando falhas:

Sem Display Display Anormal

LED Stby verde

8003 está ligado?

Ye s

Não

Chave conectora Jig ligada.

Alimentação standby

defeituosa

LEDs verdes 8001

& 8002 ligados?

Sim

Algumas linhas horizon­tais ou verticais não

existem

Não

Protection

LED8004 is “on”?

Sim

Veja “Cheque fonte de
alimentação” procedimento de

manutenção para versão v2

Chave ligada via conector Jig

Figura 5-6 Cenário de manutenção v2 paineis posição única

Troque Fonte de

Alimentação

30 SDI_PDP

Manutenção 42" & 50"
SD/HD v3

posição única

Cheque número tipo PDP :

PDP identificação =

S42SD-YD05 ou YB03?

S42AX-XD02 ou XB01?

S50HW-XD03 ou XB02?

Outro tipo de PDP

CN
9004

Chave

Sub
PSU

CN9005

Desconecte e remova painel SB FTP2.2 ou LC4.7

Remova chassis plastico para ter acesso a todos os
paineis.

Conecte Jig com chave para Sub PSU 9004/9005

Ajuste DIP chave 3 para modo interno.

Posição do DIP Chave Int ou Ext indicada no painel.

Conecte Rede para painel PSU (CN8001 no PSU, use
filtro de rede).

Ligue PDP com chave.

LED verde Stby

8003 ligado ?

Sim

Conector Jig ligado.

Veja v2/v4 cenário
manutenção

1 2 3 4 1 2 3 4

1 2 3 4 1 2 3 4

Internal External

Interno Externo

Não

42-polegadas

50-polegadas

Fonte standby

defeituosa

Veja encontrando falha:

Sem Display Display Anormal

Figura 5-7 Cenário de manutenção 42”/50” SD/HD v3 paineis posição única

LED verde 8001

& 8002 ligados?

Sim

Algumas Linhas horizon­tais ou verticais não
existem

Não

Proteção

LED8004 ligado?

Sim

Veja “Cheque fonte de alimentação”
procedimento de manutenção para
versões v3/v4

Conector Jig ligado.

Troque painel

Fonte alimentação.

Manutenção 37" SD v4

posição única

Cheque número tipo PDP

SDI_PDP

31

CN
9004

Chave

Sub
PSU

CN9005

PDP identificação =

S37SD-YD02?

Sim

Desconecte e remova SSB (e outros aplicativos Philips).

Remova chassis de plastico para ter acesso a todos
os paineis

- Conecte chave Jig para Sub PSU pos. 9004/9005

-

insira jumper CN2008 no pain. Logic p/ imagem branca cheia

APENAS para o jumper que deve ser trocado!

- Conecte Rede para painel PSU (CN8001 no PSU, use
filtro de rede).

- Chave PDP ligada

2. Insert jumper at CN8012 for stand alone application

LEDs verdes

LD8001, LD8003

Outro tipo PDP

localize o fluxo apropriado
para a versão PDP version

LED Condição de erro detectado
1 time V_A OVP, UVP
2 times V_G OVP, UVP
3 times D5VL OVP, UVP

.

4 times D3V3 OVP, UVP
5 times V_S OVP, UVP
6 times V_SET OVP, UVP
7 times V_SCAN OVP, UVP
8 times VE OVP, UVP
9 times Over-temperature (> 105
10 times DC_PROT
11 times ALT_SIG
12 times TIME_OVER

Não

(ajuste de jumper ok?)ligados ?

o

C)

PSU ok. Se problemas no
display,

veja encontrando falha:

Sem Display Display anormal

Figura 5-8 Cenário de manutenção 37” SD v4 paineis posição única

Proteção

LED BLD8001 está

piscando?

Não

Algumas linhas horizon­tais e verticais não
existem

Sim

Determine defeito
através da tabela
de erro

Veja “Cheque Fonte de alimentação”

procedimento de manutenção para
versão v4

Fonte de alimentação

defeituosa

Troque Fonte

de Alimentação

32 SDI_PDP

Manutenção 42" & 50"
SD/HD v4

posição única

Cheque número do tipo PDP:

BD8903

BJ8902

right pos.

J8004

J8003

LED8002 LED8001 CN8001

PDP identificação =

S42SD-YD07?
S42AX-YD01?

S50HW-XD04?

Sim

Desconecte e remova SSB.

Remova o chassis plastico para ter acesso
a todos os paineis

- Insira jumpers em J8003, J8004 (e BJ8902 para
apenas aplicação de posição sem painel Logic).

- Insira jumper CN2012 no painel Logic para imagem
totalmente branca.

(CN8001 na Fonte de alimentação, use filtro de rede).

Conecte Rede para painel PSU

LEDs Verdes

8002, 8001, BD8903 (no PSU)

estão ligados?

Proteção

LED BD8903 está

piscando?

Não

Outro tipo de PDP

Situação apropriada no fluxo para

versão PDP

Assinatura LED Condição para detecção de erro
1 time V_A OVP, UVP
2 times 12V OVP, UVP
3 times V_SCAN OVP, UVP
4 times D3V3 OVP, UVP
5 times V_S OVP, UVP
6 times V_G OVP, UVP
7 times V_SET OVP, UVP
8 times V_E OVP, UVP
9 times Over-temperature (> 105
10 times PFC_OK UVP (> 330 V)
11 times 5V2 OVP or Active DC_PROT
13 times D5VL OVP, UVP

Não

(função jumper ok?)

Sim

o

C)

Fonte de alimentação

está defeituosa

Determine parte
defeituosa via tabela
de erro.

PSU ok. Se mostra problemas,
acesse parte encontrando
falhas:

Sem Display Display Anormal

Algumas linhas horizontais

ou verticais não existem

Ace sse “ Cheque Fonte de Alimentação”
procedimento de manutenção para

versão v4.

Figure 5-9 Cenário de manutenção 42”/50” SD/HD v4 paineis posição única

Troque painel

Fonte de alimenta­ ção

SDI_PDP

33

Cheque Fonte de alimentação (versões v2)

Atos ligado/desligado retransmitir

RLY8001/8002 ?

LEDs Verdes

8001, 8002

estão ligados?

Sim

LED no painel
principal Logic?

Conecte aparelho na rede.

Ligue (com chave)

LED8003

Stby está ligado?

Sim

Chave ligada via 1 ou 2

Não

SMPS desligado?

ED8004 vermelho ligado.

Cheque proteção vermelha

LED8004

Proteção

Sim

Desconectar cabo de rede

Cheque F8002

Fusível 250V/8A

Cheque CN8004 / 2 pino

conector 220V AC

Não

Fonte standby esta defeituosa.

Troque PSU

Chave standby para ligar:

1) Via controle remoto quando aplicação Philips

2) Via conector Switch-On-Jig quando aplicação
Philips foi removida

LED Verde 8001,

8002

e LED Vermelho desligado

Cheque linha Stanby pino 11

no CN8002 deve ser Baixo.

Nenhuma chave ligada do PSU

Piscando

Cheque Alimentação
no painel Logic-prin­ cipal

3.3V e 5V

Comunicação de dados

da aplicação Philips
para rede Logic

está OK.

Ativado SAM

ou SDM

Cheques saídas
SMPS

Vs, Va, Vset, Ve, Vsc

veja Sticker

Se Alimentação na rede

Logic não esta OK, troque PSU

ou painel principal Logic

Desligado

Ligado

Continua Ligado, significa
sem dados de comunicação
sobre cabo LVDS.

Acesse manutenção de
cenário como

única posição

Desconectar Y-principal CN8008

Rede reconect adaChave ligada via 1 ou 2

Não

SMPS está
funcionando?

Sim

Troque painel

Y-principal

Descarregue os capacitores na Fonte de Alimentação,

antes de reconectar X, Y ou painel Logic Buffer, use

resistor descarregado 2K4/10W

Desconectar cabo de rede

Desconectar X-principal
CN8007

Reconectar rede. Chave Ligada via 1 ou 2

SMPS está

funcionando?

Sim

Troque painel

X-principal

Acessar manutenção de ce­ nário

como única posição

Não

Rede desconectada

Desconecte VA Logic Buffer

CN8010 / CN8011

Reconecte rede. Chave Ligada via 1 ou 2

SMPS está

funcionando?

Sim

Troque painel
defeituoso

Logic Buffer

Não

Troque PSU

Figura 5-10 Cheque Fonte de alimentação para os modelos v2

34 SDI_PDP

Atos retransmitir Ligar/Desligar

RLY8001/8002 ?

LEDs verdes

8001, 8002

estão ligados?

Sim

LEDs 3.3V e 5V

Desligado

no painel principal
Logic ?

Cheque Fonte de Alimentação (v3 versão)

Conecte aparelho na rede

LED8003

Stby está ligado?

Sim

Chave Ligada via 1 ou 2

Cheque Proteção Vermelha

LED8004

Não

SMPS desligada?

LED8004 vermelho está em.

Proteção

Sim

Desconectar cordão de força

Cheque CN8001 / 2pino conector 220V AC

Cheque Fuse F800 / F8002 / F8003

Não

Alimentação standby é
defeituosa

Troca PSU

Chave standby para ligar;
1 Via Controle remoto quando aplicação Philips
2 Via conector Switch-On-Jig quando aplicação
Philips

é removida

LED verde 8001,

8002
& LED Vermelho está
desligado

Cheque Stanby Line pino 13

no CN8004 deve ser Baixo.

Nenhuma chave ligada do PSU

Check Fonte de

alimentação no
painel Logic
Principal

Comunicação de dados da
aplicação Philips para rede
Logic está OK.

Ativado SAM

ou SDM

Cheque saídas
SMPS

Vs, Va, Vset, Ve, Vsc

veja Sticker

Ligado

Dados LED
ligado principal

Logic?

Piscando

Ligado

Continua ligado, siginifica
sem comunicação de

dados sobre cabo

LVDS .

Acesse cenário de

manutenção

como única posição

Descarregar capacitores na Fonte de alimentação,
antes de reconectar X, Y ou painel Logic Buffer,
use 2K4/10W resistor descarregado.

Desconectar Y-principal CN8003

Reconectar rede. Chave Ligada via 1 ou 2

Não

SMPS está

funcionando?

Sim

Troque painel

Y-principal

Desconectar cabo de rede

Desconectar X-principal
CN8002

Reconectar rede. Chave Ligada via 1 ou 2

SMPS esta

funcionando?

Sim

Troque apinel

X-principal

Acesse cenário de
manutenção

como única posição

Não

Desconecte rede

Desconecte VA Logic Buffer

CN8005 / CN800x

Reconecte rede. Chave Ligada via 1 ou 2

SMPS está

funcionando?

Sim

Troque painel
defeituoso

Logic Buffer

Não

Troque PSU

Figura 5-11 Cheque Fonte de alimentação para modelos v3

Cheque Fonte de alimentação Philips v4

Conecte aparelho na rede.

SDI_PDP

35

Tensão Saída 5V2?

Sim

Chave Ligada (Ativo Baixo)

LED8002,
8001 está ligada?

Sim

BD8903 Pisca?

Não

PSU Normal

Não

Sim

Não

Fonte Standby está
defeiutosa.

Em LED8002/8001 desligado, Cheque F8001.
Em LED8002 Ligado & 8001 desligado, R8012/8013

Vários Pisca? (tabela de proteção)

Todos desconecta­dos (BD8903)

Conector CN8001 e Chave Ligados

Troque PSU

Sim

Não

BD8903 Pisca?

Vários Pisca? (Tabela proteção)

Todos desconecta­dos (BD8903)

Conecte Jumper BJ8901/8902

Conector CN8001 e Chave Ligados

Cheque tensão
saída total?

Não

Troque PSU

Figura 5-12 Cheque Fonte de Alimentação para modelos v4

36 SDI_PDP

OK

Existe tensões operando, mas

Sem Display é relacionado com
Y-Principal, X-Principal ou painel
Logic-principal.

Cheque Principal Logic

Chave Dip esta no

modo interno!

Cheque V-Sync

no ponto de teste

nenhum Display.

LED pisca?

Sim

painel principal
logic

OK

Sem Display

Restabelece aparelho na fun­ção manutenção como única

posição

Cheque painel
Y-Principal

Forma de onda
no ponto de teste
Y Buffer?

Não OK

Cheque Fuse ?

Scavio ou SSB está

desconectado e removido.

Fonte de alimentação será iniciada

com conector Jig e chave

DIP no Principal Logic está

no modo interno

Cheque painel
X-Principal

Forma de onda
no ponto de teste
X-painel?

Não OK

OK

Cheque Fuse ?

Não

de alimentação na rede

Troque o painel princi­ pal Logic

OK

Principal Logic

estado normal

Cheque Fonte

Logic 3V3 & 5V.

Não OK

Aberto

Sim

Não OK

Troque o painel

Y-principal

OK

Cheque curto

no FET?

Não

Cheque

Y Buffer superior

e inferior?

OK

Y-Principal & Y-buffer

estado normal

Troque Y buffer

OK

OK

Troque o painel PDP

OK

Cheque curto

no FET?

Aberto

Não

Sim

X-Principal

estado normal

Troque o painel

X-principal

Figura 5-13 Sintona de falha: “Sem Display”

1

Logic-Main

Observação do

Display anormal

Display Anormal

Exceto para Linhas Horizontal ou
Vertical

Cheque FFC

(Flat Foil Cables) entre

Logic-main, X-main e Y-main

2

Verificar Y-main

Verificar Fusível e FET

SDI_PDP

3

Verificar X-Main

Verificar Fusível e FET

37

Padrão regular

anormal

Sim

Troque o painel Logic-

main

Não

Logic main

estado normal

Troque PDP

Não

correto

Verifique tensões.

Ajuste forma de
onda Y

Cheque Ramp
forma de onda no
Y-board

(buffer)

Forma de onda?

Forma de onda está

OK

Cheque acesso
painel X-Main

Cheque X

forma de onda

Sem

forma de onda

Cheque tensões.
Troque painel
Y- M a i n

Não

correto

Cheque fonte de tensões

ou troque painel X-Main

Painel X- main parece estar OK.

Troque PDP

Figura 5-14 Sintona de falha: “Display anormal”

Forma de onda?

Forma de onda esta

OK

Forma de onda não

OK

Troque painel
X-Main

38 SDI_PDP

Continua Aberto /
Curto

Linhas horizontais

Algumas linhas horizontais não

existem no Display

Y- F P C

Continua aberto

Cheque conexões

Y-buffer acima e abaixo

Cheque FFC

Linhas horizontais
Algumas linhas horizontais
não

parecem ser lincadas
no Video

Y- F P C

Curto continuo

OK

Não
OK

FPC danificado ou conexão

para PDP

Troca o painel (PDP)
Existe um defeito no FPC

Não ok

Troque Y-Buffer

acima e abaixo

Após trocar buffer,

re-cheque o estado

OK

Feito

Defeito esta no buffer

Figura 5-15 Sintoma de falha: “Continua aberto / curto”

SDI_PDP

39

Linha aberta
bloco de dados aberto
1/2 ou 1/4 do Display está faltando
Aberto bloco COF

Logic Main / FFC
Cheque ou troque

interconexões

O que é o estatos

Aberto?

Endereço Aberto

Cheque fonte Va

troque buffer
E / F / G

Endereço aberto é relacionado com

Logic Main, Logic Buffer,

FFC, TCP e deste modo.

Logic Buffer

Cheque e/ou

Endereço
em Curto

Linha curto
Curto no bloco de dados

Logic Main / FFC
Cheque ou troque

interconexões

O que é o estatos em

Curto?

Endereço em curto é relacionado com

Logic Main, Logic Buffer,

FFC, TCP e deste modo.

Logic Buffer

Cheque fonte Va

Cheque e/ou

troque buffer
E / F / G

1 Linha

ou 1 Bloco

Si m

Troque PDP

Não

Não
OK

Metade Bloco /
Metade da tela

Troque Logic-Main/

Endereço Buffer E ou F ou G/

Sim

FFC

1 Linha

ou 1 bloco

Sim

Troque PDP

Feito

Não

Não
OK

Metade Bloco /

Metade da tela

Troque Logic-Main/

Endereço Buffer E ou F ou G/

Sim

FFC

Figura5-16 Sintoma da falha: “Endereço aberto / curto”

40 SDI_PDP

6. Diagramas em Bloco, Ponto de Teste e Formas de Onda

Índice deste capítulo:

6.1 Diagrama em Bloco para Circuito Lógico

6.2 Diagrama Painel PSU

6.1 Diagrama em Bloco para Circuito Lógico

DATA _ R

8 Bits

DATA _ G

8 Bits

DATA _ B

8 Bits

DCLK
Vsync

Hsync

Enable

LVDS

Interface

Controle Lógico

Processador de Entrada de Dados

Controle de Dados

Display
de

DRAM

Dados

Driver

Controle Timing

Timing

Driver

Scan

Timing

Figura 6-1 Diagrama em Bloco (37" SD v4)

Circuit DRIVER & Painel

Driver

Row

Gerador

Y Pulse

852 x 480 Pixels

852 x 3 x 480 Cells

Coluna Driver

Vdd

Vcc

Vset Vsc

VsVa

Ve

Reference

- Vcc : Tensão para Controle Lógico

- Vdd : Tensão para FET driver

- Va : Tensão para pulso de endereço

- Vs : Tensão para sustentar pulso

- Vsc : Tensão para pulso scan

- Ve : Tensão para X ramp pulse

- Vset : Tensão para Y ramp pulse

Generator

X Pulse

LVDS

DATA_R

8Bits

DATA_G

8Bits

DATA_B

8Bits

DCLK
Vs ync
Hsync

Enable

Controle Lógico

In tupDataProcsesor

aD ta oCntorller

ARDM

Timi gnCtnoroller

irDver

Display

Data

Driver

Timing

Scan

Timing

rD iver

Ge tarenor

Circuito Driver & Painel

oRw

PY uls e

-V3.3 :

Tensão para Controle Lógico

-V5 :

Tensão para COF driver
Tensão para FET driver

-Vdd :

-Va :

Tensão para pulso de endereço
Tensão para sustain driver

-Vs :
Tensão para scan pulse

-Vsc :
Tensão para X ramppulse

-Ve :
Tensão para Y ramppulse

-Vset :

852× 480 Pixels

852 × 3 × 480 Cells

Column Driver

V5

Vdd

Vset Vsc

Referência

Figura 6-2 Diagrama em Bloco (42" SD v2)

VsVa

Ve V3.3

eGnerator

PXulse

SDI_PDP

41

LV DS
INPUT
(Clock,
RGB,Data,
V-, H-sync,
DE)

I2C
Interface
signal

Figura 6-3 Diagrama em bloco (42" SD v3)

Diagrama Bloco Principal Lógico

ASIC

ASIC

SPS- S101

SPS- S101

128K

128K

DDR

DDR

128K

128K

DDR

DDR

X, Y
FET
Control

TCP
CLK, DATA
Control

Figura 6-4 Diagrama em bloco (42" SD v4)

42 SDI_PDP

Controle Lógico

DATA_R

8Bits

DATA_G

8Bits

DATA_B

8Bits

DCLK

Vsync

Hsync

Enable

LVDS

Interface

Input Data Processor

Display

DRAM

Data Con troller

Timing Controller

Driver

Data

Driver

Timing

Sca n

Timing

Driver

Row

Generator

YPulse

Circuito Driver & Painel

Column Driver

1024× 768 Pix els

1024× 3× 768 Cells

Column Driver

Vdd

Vcc
Vset Vsc

Ve

Generator

XPulse

VsVa

LVDS Input

(DCLK,RGB data,

V/Hsync

- Vcc : Tensão para Controle Lógico

- Vdd : Tensão para Fet driver

- Va : Tensão para pulso de endereço

- Vs : VTensão para pulso sustentado

- Vsc : Tensão para scan pulse

- Ve : Tensão para X ramp pulse

- Vset : Tensão para Y ramp pulse

Figura 6-5 Diagrama em Bloco (42" HD v3)

ASIC

SPS-NIRB_ 816P

Referência

X,Ymain

Control

I2C Interface

Signal

128M

DDR

Figura 6-6 Diagrama em Bloco (42" HD v4)

128M

DDR

TCP

CLK, Data control

DATA_R

8(9 )B i ts

DATA_G

8(9 )B i ts

DATA_B

8(9 )B i ts

DCLK
Vsync

Hsync

Enable

LVDS

Interface

LOGIC CONTROL

Input Data Processor

Data Con troller

SDI_PDP

Display

Data

Driv er

DRAM

Row

Driver

Timing

DRIVER CIRCUIT & PANEL

Column Driver

136 6× 768 Pix e ls

Generator

XPulse

43

1366×3×768 Cells

Timing Controller

Scan

Driv er

Timing

Generator

YPulse

Vset

Vb

Column Driver

Vsc_l

Vscan

VsVaVcc Vdd

Reference

- Vcc : Tensão para Controle Lógico

- Vdd : Tensão para FET driver

- Va : Tensão para pulso de endereço

- Vsc_l : Tensão para baixo sustento

- Vscan : Tensão para alto scan

- Vb : Tensão para X bias

- Vset : Tensão para Y ramp pulse

Figurs 6-7 Diagrama em bloco (50" HD v3)

Figura 6-8 Diagrama em bloco (50" HD v4)

44 SDI_PDP

6.2 Diagrama Painel PSU

6.2.1 PSU 37" SD v4

D5VL

GND

Vscan

GND

Vset

GND
GND

D5VL

GND

8V_STBY

GND

+8.8 V

GND

+5.2V

GND
+12V
GND

POWER_OK

5V_Relay

GND

STANDBY

DC_PR07

PIRO

GND
GND
GND
GND

THEM_SEN

+5V2

GND

GND

GND

VE

SX

HIC8003

VA8003

A5SY CODE
LJ44-00084A

VG

D5VL

VA8008

VSET

CN8002

VE

CN8006

VR8005

VG

D5VL

VS_ON

STANDBY

RELAY

AC_DET

D3V3

GND

D5VL

GND

GND

GND

D3V3

VR8004

VA

D3V3

V5

VR8009

VR8006

D5VL

SERIAL NO.

HOT(LIVE)

CN8008

DC_VCC

VA8007

D3V3

Ved j

0V

K

L D8004

A

Vuo

0V

0V

VPFC

L D8003

VPFC

VPFC

VR8001

HIC8002

HIC8001

PBA Flev

ABCDEFGH I
12345678 9

L D8001

K

VA8 208

+5V2

A

N AC INPUT L

PS-374-PH 20040420 ED05

100-240V ~ 50/60Hz 6.3 A

CN8001

A
K

GND

VS

VS

VG

SY

VS
VS

CN8003

CN8005

CN8004

IN-2

IN-3

BUFFER

VSCAN

D5VL

VSET
+8.6V

+ 6.2V

+12V

D3V3

GND

AC_DET

POWER_OK

DC_PR07

PIRO

GND

PFC_OK

+6V2

CN8007

VR8002

VSCAN

VA

V9
VE

VG

VA

Figura 6-9 layout PSU

Tabela 6-1 Ajuste do nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

V581~V061V071SV2

V08~V06V07AV3

V591~V561V081EV4
V081~V061V371TESV5

V571-~V541-V061-NACSV6

5D7

V0.6~V0.5V2.5LV
V8.3~V8.2V3.33V3D8

dexiFV51CCV9

V6.5~V5.4V4.52V501

dexiFV5.9~V5.8ybdnatS_V911

Cheque tensão na etiqueta do PDP para valores corretos.

6.2.2 PSU 42" SD v2

PFC

8003

45

1

SDI_PDP

13

COLDHOT

VS

8006

13

8005

8007

P8

1
2

P9

P10

5

P11

8

9

VA

Vcc

8V6 VFAN

HOT

Painel de

Proteção

8004

13

COLD HOT

GREEN

8001

GREEN

8002

5V_STBY_S

COLD

3V3_VSB_S

GREEN

8003

8009

1510

P7 P6 P2 P1

DV5

RED

8002

P5 P3

8004

13413

P4

Figura 6-10 layout PSU

Tabela 6-2 Ajuste de nível de tensão

No Tensão de saída (V) Ajuste de tensão -carganominal Ponto variável da Tensão de saída

V29~V87V78sV1
V68~V27V97aV2

V021~V001V701eV3
V59~V57V39tesV4
V58~V56V97nacsV5

dexiFV51gV6

V6.5~V5V2.5V5D7
.3~V8.2V3.33V3D8

V7

VSCAN

VE

VSET

8001

CL 36532011_009.eps

8008

8010

8011

1812

9

1

4
5

10

1

5
1

5

050303

P12
P13

P14

Cheque tensão na etiqueta do PDP para valores corretos.

46 SDI_PDP

6.2.3 PSU 42" SD v3

GND
VSET

GND

VSCAN

GND
VCC

D5VL

GND

VA

GND

VA

9V_Standby

GND

8V6

GND

5V_SW

GND

12V

GND

POWER OK

5V_Relay Io_2

GND

DC Prot

PIPQ

GND
GND

GND

Temp Sensor

GND

5V2

T-VS

T-VSET

CN8003

T-VSCAN

T-VCC

T-VA

VS

CN8007CN8004

FAIL
RED

LED8004

GND T-3V3

CN8005

CN8006

VCC

0V

PFC

HOTCOLD

T-VCC-S

VR8004

VS

HIC8003

VS sub B/D

HIC8002

alarm B/D

VR8007

VR8006

D3V3

VA

D3V3

VR8003

VSET

VR8009

D5VL

VR8005

VSCAN

CN8008

T-5V 9V_Standby 5V2

VS_ON

5V2

GND

D3V3

D5VL

GND

GND

CN8009

T-0V

T-VPFC

HIC8001

PFC sub B/D

VR8002

VSB

T-VE

VCC

D5VL

VR8008

VE

T-PFC_VCC

GND

GND

CN8002

GREEN

LED8001

GREEN

LED8002

GREEN

LED8003

VE

GNDVSGND

VS

UP

DOWN

CN8001

AC INPUT

Figura 6-11 Layout PSU

Tabela 6-3 Ajuste nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

V581~V061V571sV1

V08~V56V07aV2

V071~V051V061eV3

V59081~V061V371tesV4

V57-~V55-V06-nacsV5

6

V6~V0.4V2.5LV5D
V6.5~V5V3.33V3D7

dexiFV51ccV8

Cheque tensão na etiqueta do PDP para valores corretos.

6.2.4 PSU 42" SD v4

SDI_PDP

47

Figura 6-12 Layout PSU

Tabela 6-4 Ajuste do nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

V512~V591%1±V702SV1

V07~V05%5.1±V07AV2

V011~V07%5.1±V011EV3

V012~V081%5.1±V891TESV4

-NACSV5
dexiF%5±V5BSV6
dexiF%5±V51GV7
dexiF%5±V2.5LV5D8
dexiF%5±V3.33V3D9

Cheque tensão na etiqueta do PDP para valores corretos.

V091-~V071-%5.1±V581

48 SDI_PDP

6.2.5 PSU 42" HD v3

T-VS

CN8003

T-VSCAN
T-VCC

CN8005

CN8006

T-VSET

T-VA

CN8007CN8004

FAIL
RED

LED8004

GND T-3V3

GND
VSET

GND

VSCAN

GND
VCC

D5VL

GND

VA

GND

VA

9V_Standby

GND

8V6

GND

5V_SW

GND

12V

GND

POWER OK

5V_Relay Io_2

GND

DC Prot

PIPQ

GND
GND

GND

Temp Sensor

GND

5V2

VS

VCC

0V

PFC

HOTCOLD

T-VCC-S

VR8004

VS

HIC8003

VS sub B/D

HIC8002

alarm B/D

VR8007

VR8006

D3V3

VA

D3V3

VR8003

VSET

VR8005
VSCAN

VR8009

D5VL

CN8008

T-5V 9V_Standby 5V2

VS_ON

5V2

GND

D3V3

D5VL

GND

GND

CN8009

T-0V

T-VPFC

HIC8001

PFC sub B/D

VR8002

VSB

T-VE

VCC

D5VL

VR8008

VE

T-PFC_VCC

GND

GND

CN8002

GREEN

LED8001

GREEN

LED8002

GREEN

LED8003

VE

GNDVSGND

VS

CN8001

AC INPUT

UP

DOWN

Figura 6-13 Layout PSU

Tabela 6-5 Ajuste nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

V004~V073V2±V583CFP1
V581~V061%1±V571SV2

V08~V56%1±V07AV3

V071~V051%2±V061EV4
V081~V061%2±V371TESV5

V57-

~V55-%2±V06-NACSV6

V0.6~V0.4%2±V2.5LV5D7
V0.4~V8.2%2±V3.33V3D8

dexiF%5±V51CCV9

V0.6~V5.3%3±V4.52V501

V5.9~V5.8ybdnatS_V911

dexiF

Cheque tensão na etiqueta do PDP para valores corretos.

6.2.6 PSU 42" HD v4

SDI_PDP

49

Figura 6-14 Layout PSU

Tabela 6-6 Ajuste nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

V012~V091V802sV1

V07~V05V07aV2

V501~V08V09eV3

V502~V081V591tesV4

V502-~V071-V091-nacsV5

dexiFV5bsV6

51gV7

Cheque tensão na etiqueta do PDP para valores corretos.

dexiFV
dexiFV2.5LV5D8
dexiFV3.33V3D9

50 SDI_PDP

6.2.7 PSU 50" HD v3

V5

V9
GND
GND

Vset

GND

Yscan

GND

V6

D6V

GND
GND

VA
VA

GND
GND

VA
VA

+9V_STBY

GND

8V8

GND

D5V_5W

GND

12V

GND

POWER_OK

+5V_RELAY_IDZ

GND

STAND_BY

DC_PROT_IN

PIRO

GND
GND
GND

THERMAL_DET

GND

+5V2

CN8003

CN8006

CN8006

1

V0
V6
D3V3
V0
D6V
GND

+5V2

IV-2

CN8004

1

IV-3

CN8007

1

D5VL

GND

V6

CN8002

SY

BUFFER

HJC8003

GND

V0

GND

SX

GND

V5

V5

VG

VR8005

H8008

S/N

VS

VR8009

COMP.SILK SCREEN

VA

VR8004

D3V3

VR8007

+5VSB

VR8208

VR8006

D5V

Vedj

Vuo

COLD (ISOLATED)

H8005

PBA Rev HOT (LIVE)

COLD (ISOLATED)

SL

CN8008

GND

GND

GND

GND

D3V3

D3V3

VS_ON

HOT (LIVE)

-P 1/6 -

H8004

ABCDEFGH
123456779

I

IV - 1

CN8009

GND

GND

DC_VCC

PCB NAME
VER. NO.

SHEET

P5-503-PHINZ1 .PCB

FILE NAME

UL6500:E240806.UL60950:E166582

H8003

VPFC

VR8001

VPFC

HC8001

A55V CODE : LJ44-00065A

DONGAH ELECOMM

1 OF 6

DIPPING

DESIGN

00MS5510408191

P5-503-PHINZI

00M5510408191

CHECK

P5-503-PH

APPROVE

H8002

100-240V ~ 50/60Hz BA

H8001

TOP

L

CN8001

AC INPUT

CAUTION

WARNI NG

FOR CONTINUED PROTECTION AGAINST RISK OF FIRE,

REPLACE ONLY WITH SAME TYPE AND RATING OF FUSE.

I

N

Figura 6-15 Layout PSU

Tabela 6-7 Ajuste do nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

V004~V073V2±V583CFP1
V581~V061%1±V571SV2

V08~V56%1±V07AV3

V071~V051%2±V061EV4
V081~V061%2±V371TESV5

V57-

~V55-%2±V06-NACSV6

V0.6~V0.4%2±V2.5LV5D7
V0.4~V8.2%2±V3.33V3D8

dexiF%5±V51CCV9

V0.6~V5.3%3±V4.52V501

V5.9~V5.8ybdnatS_V911

dexiF

Cheque tensão na etiqueta do PDP para valores corretos.

6.2.8 PSU 50" HD v4

SDI_PDP

51

Figura 6-16 Layout PSU

Tabela 6-8 Ajuste do nível de tensão

No Tensão de saída (V) Ajuste de tensão -carga nominal Ponto variável da Tensão de saída

-NACSV5

Cheque tensão na etiqueta do PDP para valores corretos.

7. Esquemas Elétricos e Layouts

Não aplicados.

V512~V591%1±V002SV1

V07~V05%5.1±V07AV2

V011~V07%5.1±V001EV3

V012~V081%5.1±V591TESV4

V581-~V071-%5.1±V571
dexiF%5±V5BSV6
dexiF%5±V51GV7
dexiF%5±V2.5LV5D8
dexiF%5±V3.33V3D9

52 SDI_PDP

8. Ajuste

indíce deste capítulo:

8.1 Ajustes 37” SD v4

8.2 Ajustes 42” SD v2

8.3 Ajustes 42” SD v3

8.4 Ajustes 42” HD v3

8.6 Ajustes 42” HD v4

8.7 Ajustes 50” HD v3

8.8 Ajustes 50” HD v4

8.9 Valores ajustados (todas as telas)

Nota:

• As figuras podem diferir devido aos diferentes modelos.

Importante:Remova todos os saltos não-padrão e resete todos as
chaves DIP, após a manutenção!

8.1 Ajustes 37” SD v4

1. O padrão de ajuste para Branco Total (local CN2008 no
Painel Lógico).

2. ajuste Vsch (veja Figura “Localizando ponto de teste LJ92-0102A”
para -38V (veja Figura “Ajuste de forma de onda (Painel -Y)”).
Cheque com um multímetro digítal, conectado entre o ponto de
teste Y-scan e grupo. Ajuste da tensão com
VR5000.

3. Cheque forma de onda usando um Osciloscópio.

• Desencadeando através do V_TOGG do Painel LOGIC (veja

Figura “Logic PWB”).

• Conecte o ponto de teste “ODD” , localizado no centro do

Y_buffer (veja Figura “Localizando Potenciômetro LJ92­01149A”), para outro canal, então verifique a primeira
forma de onda Subfield de um TV-Field.

• Cheque a forma de onda ajustando Divisão Horizontal do

osciloscópio.

4. Ajuste o tempo plano da rampa crescente do 1st subframe para
40 μS com VR5001 (veja Figura
crescente”).

“Ajuste do tempo plano da rampa

5. Ajuste o tempo plano da rampa decrescente do 1st subframe
para 16 μs com VR5002 (veja Figura “Ajuste do tempo plano
decrescente”).

• Este é um ajuste difícil.

• É mais fácil e mais preciso fazendo o seguinte:

– Conte 3 pulsos entre A e B;
– Ajuste as diferenças entre A e B para 40 V; o

tempo entre C e D será então automaticamente
ajustado aproximadamente em 16 μS

– Ajustes do osciloscópio: vertical 20VDC/div,

horizontalmente 10 μS/div.

6. Cheque com o osciloscópio se a tensão do Vsch é -38 V
(veja Figura “Y-scan forma de onda H ”).

Nota especial: É muito importante, que você execute este
ajuste no 1st Sub-Field (S F) do 1st Frame da forma de
onda Reset e então mova para o terceiro Sub-field para
ajustar.

40 μs

16 μs

Adjust VR5001 to set the timeof

Yrr( Ri sing Ramp ) 4 0

Adjust VR5002 to set the time
of Yfr (Falling Ramp_1st) 16

μs

μs

Adjust VR5000 to set the voltage to -38 V.This

ali gnmen t can b e exe cuted by using a D MM, the

+ ofthe DMM on Y-scan H test point

G_14992_001.eps

190106

Figura 8-1 Ajuste de forma de onda (Y-Board)

Ch2 = 100V/2ms/div

Figura 8-2 Ajuste do tempo plano da rampa crescente (Y-Board)

Ch2 = 100V/20μs/div

G_14992_002.eps

190106

SDI_PDP

Not easy to set to 16 μs

53

Ch2 = 100V/2ms/div

Figura 8-3 Ajuste de tempo plano da rampa decrescente (Y-Board)

Ch2 = 40us/50V/DC/div

Figura 8-4 Y-scan forma de onda H (Y-Board)

G_14992_004.eps

190106

1

TP_ODD

Ch2 = 20V/10μs/div

G_14992_003.eps

1. VR5000 Adjustment:
Vsch TP: 38 V

2. VR5001 Adjustment:
Rising ramp flat time: 40 us

3. VR5002 Adjustment:
Falling ramp flat time: 16 us

F_14991_051.eps

190106

240306

1

Vsch

G_14993_001.eps

240306

Figura 8-5 Localização de ponto de teste LJ92-01021A

Figura 8-6 Localização de potenciômetro LJ92-01149A

54 SDI_PDP

1. VR5000 Adjustment:
Vsch TP: 38 V

2. VR5001 Adjustment:
Rising ramp flat time: 40 us

3. VR5002 Adjustment:
Falling ramp flat time: 16 us

Figura 8-7 Localização de potenciômetro LJ92-01149B

V_TOGG

1

1

CN2008

–

G_14991_066.eps

Figura 8-8 Ajuste de forma de onda (painel Y-Main )

Figura 8-9 Painel Logic

140206

8.2 Ajustes 42” SD v2

SDI_PDP

1) Preparação
Inserirr J8002 no painel PSU

1
2 Conectar a chave Jig
3

Coloque os interruptores painel Logic
no modo interno, para gerar uma
tela de Totla Branco.

Modo Externo

1234 1234

4 Conecte a alimentação jig

Conecte o Osciloscópio:
5 CH1: V-SYNC (CN201)

6 CH2: Y-saída (OUT4)
7 CH3: X-saída (TP OUT)
8 Conecte o Painel Key-scan

2) Ligue.

- Ligue o chave Po wer

- Cheque o LED no Painel Board

- Cheque a forma de onda dos paineis X- e Y­ (Refere-se a figura abaixo)

Modo Interno

55

Vsync

Y-Saída

X-Saída

Figura 8-10 Procedimento de ajuste (42” SD v2)

Figura 8-11 Forma de onda do painel X e Y (42” SD v2)

56 SDI_PDP

Procedimentos

1) Produza um Branco Total na Tela.

2) Observe a forma de onda usando o Osciloscópio.

a Cheque OUT4 TP no Y-buffer(acima).
Observe a forma de onda da terceira onda do 1TV-Field.
b Ajuste a divisão do osciloscópio como a figura a esquerda
c Ajuste o período do Vset em 10μS, do -Vsc(1) em 20μs,
do -Vsc(2) em 5μs, sint oniza ndo VR (Resistor Variável)
(apenas,quando você ajustar cada período do -Vsc(1) & -Vsc(2)
ajuste a Divisão Vertical do osciloscópio em '2V ou 5V')
d VR para Vset : VR5003 (Y_principal)
VR para -Vsc(1) : VR5001 (Y_principal)
VR para -Vsc(2) : VR5002 (Y_principal)

Figura 8-12 Como ajustar a forma de onda (42” SD v2)

SDI_PDP

57

8.3 Ajustes 42” SD v3

1. Coloque os interruptores no Painel Logic na posição
interna para conseguir um Padrão de Branco Total.

2. Você pode encontrar a localização do ponto de teste e
usar o potenciômetro na Figura “Localização de Potenciômetro”.

3. Ajuste Vsch para 40 V com VR5004.

4. Cheque a forma de onda com um Osciloscópio.

• Traga o sinal desencadeado do ponto de teste marcado com “V-

sync” no Painel Logic .

• Conecte o ponto de teste marcado com “OUT 4”, localizado no

centro do Painel Y_bufferdo outro canal, e então
cheque a primeira forma de onda Subfield operando de uma TV­Field.

• Cheque a forma de onda novamente após ajustar a Divisão

Horizontal. Cheque a forma de onda Reset quando o Nível
V_TOGG for mudado.

• Ajuste o Vset para 10μs ajustando VR5002.

• Ajuste o tempo de manutenção Decrescente para 30 μs ajustando

VR5003.

• Troque a posição da forma de onda do Osciloscópio para o

3rd Subfield e então ajuste o tempo de manutenção Decrescente
para 30μs ajustando o VR5001. A manutenção da seção GND
poderá ser checada após a Divisão Vertical ser re-ajustada
para '2 V ou 5 V'.

Aviso especial:É muito importante, que você execute este
ajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda

Reset e então mova para o 3rd Sub-field para
ajustá-lo.

1 2 3 4

Figura 8-13 Modo interruptor DIP : Externo

1 2 3 4

Figura 8-14 Modo interruptor DIP : Interno

tempo de manutenção crescente

Ajustando VR5002 para ajustar o tempo
do

Yrr (Rising Ramp) 10

μs

Ajustando VR5003 para ajustar o tempo
do

Yfr (Falling Ramp_1st) 30

μs

tempo de manutenção decrescente

Ajustando VR5004 para ajustar a tensão
do Vsch (Scan high voltage) 40 V

Ajustando VR5001 para ajustar o tempo

Yfr (Falling Ramp_3rd) 30

do

μs

Figura 8-15 Ajuste da inclinação da forma de onda rampa TCP (Y-Painel)

58 SDI_PDP

(V)

50V/div.

DC=0V

(t)

Figura 8-16 Rampa Crescente

VR5004

TP:Vsch

VR5001

20ms/div.

(V)

20V/div.

40V

50ms/div.

(t)

Figura 8-17 Rampa Decrescente

1. VR5004 ajuste: Vsch TP => 40 volt

2. VR5002 ajuste: Rampa Crescente tempo plano: Typ. 10 μsec

3. VR5003 ajuste: Rampa Crescente tempo plano => Typ. 30 μsec

VR5003

4. VR5001 ajuste: 3rd SF Rampa Decrescente tempo plano => Typ. 30 μsec

VR5002

* Preste atenção para concluir o ajuste acima

Figura 8-18 Localização do Potenciômetro

SDI_PDP

59

8.4 Alignments 42” HD v3

1. Coloque os interruptores no Painel Logic na posição
interna para conseguir um Padrão de Branco Total.

2. Ajuste Vsch para o máximo Clock-wise usando VR5004 (Vsch
poderá ser conectado para "+" unidade do DMM).

3. Cheque a forma de onda usando o Osciloscópio.

• Desencadeado através de V_TOGG do Painel LOGIC.

• Conecte o Ponto de Teste OUT 4no centro do Y_buffer

para outro canal, e então cheque a primeira forma de onda Subfield
operando de uma TV-Field.

• Cheque a forma de onda novamente após o ajuste da Divisão

Horizontal. Cheque a forma de onda Reset quando o Nível
V_TOGG for mudado.

• Ajuste o Vset para 20 μs ajustando VR5002. A manutenção da

seção GND poderá ser checada após a Divisão Vertifcal ser re­ajustada para '2 V ou 5 V'.

• Ajuste o tempo de manutenção Decrescente para 20 μs ajustando

VR5006.

• Troque a posição da forma de onda do Osciloscópio

3rd Subfield e então ajuste o tempo de manutenção Crescente
para 10μs ajustando o VR5003. A seção de manutenção GND
poderá ser checada após a Divisão Vertical ser re-ajustada
para '2 V ou 5 V'.

Aviso especial: É muito importante, que você execute este
ajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda

tempo de manutenção crescente

Reset e então mova para o 3rd Sub-field para
ajustá-lo.

1 2 3 4

Figura 8-21 Modo interruptor DIP : Externo

1

Figura 8-22 Modo interruptor DIP : Interno

2

3

4

Ajuste VR5002 para ajustar o tempo
do Yrr (Rising Ramp) 20

μs

Ajuste VR5003 para ajustar o tempo
do

Yfr (Falling Ramp_1st) 20

μs

tempo de manutenção decrescente

Ajuste VR5004 para ajustar a tensão
do Vsch (Scan high voltage) 40 V

Ajuste VR5001 para ajustar o tempo
do Yfr (Falling Ramp_3rd) 10

μs

Figura 8-23 Ajuste da inclinação da forma de onda da rampa TCP (Y-Painel)

60 SDI_PDP

(V)

50V/div.

DC=0V

Figura 8-24 Rampa Crescente

VR5004

VR5003

20ms/div.

(t)

40V

(V)

20V/div.

50ms/div.

(t)

Figura 8-25 Rampa Decrescente

1. VR5004 / ajuste; Clock-wise para máximo

2. VR5005/ ajuste; Clock-wise para máximo

th

3. VR5001/ ajuste; Clock-wise para 4

divisão

4. VR5002 ajuste: Rampa Crescente tempo plano:

=> Typ. 20usec

VR5001

5. VR5006 ajuste: Rampa Decrescente tempo plano
=> Typ. 20usec

6. VR5003 ajuste: 3th SF Rampa Decrescente tempo plano

=> Typ. 10usec

VR5005

VR5002VR5006

* Preste atenção para concluir o ajuste acima

Figura 8-26 Localização do potenciômetro

SDI_PDP

61

F_14991_071.eps

140206

Figura 8-27 Localização de Potenciômetro LJ92-00981A

F_14991_072.eps

140206

Figura 8-28 Localização de potenciômetro LJ92-00981B

62 SDI_PDP

8.5 Ajustes 42” SD v4

1. Para ser Padrão Branco Total (coloque CN2034 no
Painel Logic ).

2. Cheque forma de onda usando um Osciloscópio.

• Desencadeado através de V_TOGG para Painel LOGIC .

• Conecte o Ponto de Teste OUT 240 no centro do

Y_buffer para outro canal, e então cheque a primeira forma
de onda aid-reset da última sustentação do 1TV-Field.

• Cheque a forma de onda novamente após ajustar a
Divisão Horizontal.
Cheque a forma de onda Reset quando o Nível V_TOGG
for trocado.

• Ajuste o tempo plano da rampa crescente para 60 μscom
VR5001.

• Ajuste o tempo plano ou a rampa decrescente para 80

μs

com VR5003.

Figura 8-29 Localização de Potenciômetro

CN2034

1

G_14993_002.eps

270306

Figure 8-30 Localização de Jumper (Painel Logic)

F_14991_073.eps

Figura 8-31 Ajuste da forma de onda (Y-Main painel)

140206

8.6 Ajustes 42” HD v4

1. Para ser Padrão de Branco Total (coloque jumper CN2072 no
Painel Logic ).

2. Cheque a forma de onda usando um Osciloscópio.

• Desecadeado através de V_TOGG para Painel LOGIC.

• Conecte o ponto de Teste OUT 240 no centro de

Y_buffer para outro canal, e então cheque a primeira forma de
onda aid-reset da última sustentação de uma TV-Field.

• Cheque a forma de onda novamente após ajustar a

Divisão Horizontal.
Cheque a forma de onda Reset quando o Nível V_TOGG
for trocado.

• Ajuste 15V pelo VR5002.

• Ajuste 100V e 50us pelo VR5001

SDI_PDP

F_14991_025.eps

030805

Figura 8-35 Rampa decrescente do aid-reset

VR5002 Adjustment : Falling ramp(Yfr)

63

CN2072

1

G_14993_003.eps

270306

Figura 8-32 Localização de Jumper (Painel Logic )

F_14991_023.eps

030805

Figura 8-33 1st subfield da última sustentação do 1 frame

VR5001 Adjustment : Risi

ng ramp(Yrr)

F_14991_024.eps

Figura 8-34 Rampa crescente do aid-reset

030805

LJ92 - 01200A

F_14991_026.eps

Figura 8-36 Localização do potenciômetro

160206

64 SDI_PDP

8.7 Ajustes 50” HD v3

1. Coloque os interruptores no Painel Logic Board na posição
interna para conseguir um Padrão de Branco Total (veja Figura “Posições
do interruptor DIP”)

2. Ajuste Vsch para 25 V usando VR5901_VSC_h (Vsc_h
poderá ser conectado para "+" unidade do DMM).

3. Cheque a forma de onda usando o Osciloscópio.

• Desencadeado através de V_TOGG para Painel LOGIC .

• Conecte o Ponto de Teste OUT4 da central Y_buffer

para outro canal, e então cheque a primeira forma de onda Subfield
operando de um TV-Field.

• Cheque a forma de onda novamente após ajustar a Divisão

Horizontal. Cheque a forma de onda Reset quando o Nível
V_TOGG for trocado.

• Ajuste o Tempo Plano Rampa Crescente para 50 μs pelo

VR5000. A seção de manutenção GND poderá ser

checada após a Divisão Vertical for re-ajustado para ‘2V
ou 5 V'.

• Ajuste o tempo de manutenção Decrescente para 35 μs
pelo VR5001.

• Troque a posição da forma de onda do Osciloscópio para
3rd Subfield e então ajuste o tempo de manutenção Cres­cente para 20μs ajustado pelo VR5002.

• A seção de manutenção GND poderá ser checada após a
Divisção Vertical ser re-ajustada para '2 V ou 5 V'.

Aviso especial: Quando você ajusta a inclinação da forma de
onda, verifique e ajuste baseado na forma de onda Reset do
1st Sub-field do 1st Frame e então mova para o3rd Sub-field para
ajustá-lo.

(V)

50V/div.

DC=0V

Ajuste VR5000 para ajustar o tempo
do Yrr( Rising Ramp) 50 μs

Ajuste VR5001 para ajustar o tempo
do Yfr (Falling Ramp_1st) 35 μs

Figura 8-37 Ajuste da inclinação da forma de onda da rampa TCP (Y-Painel)

20ms/div.

(t)

Ajuste VR5901 para ajustar a tensão
do Vsch [Scan high voltage ] 25V

Ajuste VR5002 para ajustar o tempo
do Yfr (Falling Ramp_3rd) 20 μs

(V)

20V/div.

40V

50ms/div.

(t)

Figura 8-38 Rampa Crescente

Figura 8-39 Rampa Decrescente

SDI_PDP

1. VR5901(Vscan_h) / ajuste; 25V

2. VR5901/(Vscan) / ajuste; -90V

3. VR5901/ ajuste; Fix

4. VR5000 ajuste: Tempo plano rampa Crescente:

=> Typ. 50 μsec

5. VR5001 ajuste : Tempo Plano Rampa Decrescente

=> Typ. 35 μsec

65

VR5001

VR5002

VR5000

6. VR5002 ajuste : 3th SF Tempo plano ramp Decrescente

=> Typ. 20 μsec

VR5004 VR5005

VR5006

* Preste atenção para concluir o ajuste acima

Figura 8-40 Localização do Potenciômetro

66 SDI_PDP

F_14991_076.eps

140206

F_14991_077.eps

140206

Figura 8-41 Localizações de Potenciômetro LJ92-00853A Figura 8-42 Localizações de potenciômetro LJ92-00853B

<E xterno>

< Interno>

Figura 8-43 Posição de interruptor DIP

SDI_PDP

67

8.8 Ajustes 50” HD v4

1. Para ser Padrão Branco Total (coloque jumper CN2012 no
Painel Logic).

2. Localize todos os pontos de teste e potenciômetros do painel na
mão.

• Desencadeado através do V_TOGG do Painel LOGIC .

• Conecte o Ponto de Teste CN5511 do Y_buffer para

outro canal, e então cheque a primeira forma de onda Subfield
operando de um TV-Field.

ComPair

• Cheque a forma de onda novamente após ajustar a Divisão
Horizontal. Cheque a forma de onda Reset quando o Nível
V_TOGG for trocado.

• Ajuste o Tempo plano da rampa Crescente para 90 μs ajustado por
VR5000.

• Ajuste o tempo de manutenção Decrescente par 80 μs ajustado por
VR5001.

CN2012

Figura 8-44 Conector Jumper CN2012 / ComPair no painel v4 Logic

1stSub Field

Ajuste VR5000 para ajustar o tempo do

Yrr (Main Reset Rising Ramp) 90 us

Ajuste VR5001 para ajustar o tempo do

Yfr (Main Reset Falling Ramp) 80 us

68 SDI_PDP

Figura 8-45 Ajuste da inclinação da forma de onda da rampa TCP (Y_Painel)

Figura 8-46 Rampa crescente

Figura 8-47 Rampa decrescente

VR5000 ajuste :

Tempo plano
rampa crescente =>

VR5001 ajuste:

Tempo plano
rampa decrescente

Typ. 90usec

Typ. 80usec

=>

Figura 8-48 Localização do potenciômetro

8.9 Ajuste de valor (todas as telas)

Tabela 8-1 Ajuste de tabela Y PWB

Modelo Forma de onda Item Padrão

37”SD v4 Rising_Ramp VR5001 30 μs(30~40)

Falling_Ramp_1st VR5002 16 μs(10~20)
Vsch VR5000 38 V

42” SD v2 Rising_Ramp (Vset) VR5003 10 μs

-Vsc 1 VR5001 20 μs

-Vsc 2 VR5002 5 μs

42” SD v3 Rising_Ramp VR5002 10 μs

Falling_Ramp_1st VR5003 30 μs
Falling_Ramp_3rd VR5001 30 μs
Vsch VR5004 40 V

42” SD v4 Rising_Ramp VR5001 60 μs

Falling_Ramp_1st VR5003 80 μs

42” HD v3 Rising_Ramp VR5002 10 μs

Falling_Ramp_1st VR5003 20 μs
Falling_Ramp_3rd VR5001 10 μs
Vsch Scan high voltage VR5004 40 V

42” HD v4 Rising_Ramp VR5001 15 V

Falling_Ramp_1st VR5002 50 μs

50” HD v3 Rising_Ramp VR5000 50 μs

Falling_Ramp_1st VR5001 35 μs
Falling_Ramp_3rd VR5002 20 μs
Vsch Scan high voltage VR5901 25 V

50” HD v4 Rising_Ramp VR5001 90 μs

Falling_Ramp_1st VR5003 80 μs

SDI_PDP

69

70 SDI_PDP

9. Descrição de Circuitos, Lista Abreviações e IC Data Sheets

Indíce deste capítulo:

9.1 Principal função de Cada Painel

9.2 Lista de Abreviações

9.3 IC Data Sheets

9.1 Principal função de Cada Painel

9.1.1 Painel X Main

O painel X Main gera um sinal de drive chaveando o
FET na sincronização do tempo do painel logic principal e
alimenta o eletrodo X do painel com o sinal de drive
através do conector.

1. Formas de onda mantém a tensão (incluindo ERC).

2. Gera X sinal de rampa crescente.

3. Mantém Ve bias entre intervalos Scan .

9.1.2 Painel Y Main

O painel Y Main gera um sinal de drive signal chaveando o
FET na sinc
alimenta sequencialmente o eletrodo Y do painel com o sinal
de drive através do IC scan driver no painel Y-buffer. Este
painel conectado ao terminal Y do painel tem as seguintes
funções principais:

1. Formas de onda mantém a tensão (incluindo ERC).

2. Gera Rampa Decrescente Y-rising .

3. Mantém V scan bias.

9.1.3 Painel Logic Main

O painel Logic Main gera saídas do sinal de saída do endereço
drive e o sinal de drive X,Y processado nos sinais de vídeo.
Estes Paineis buffers guia o endereço do sinal de saída e
alimentá-o para o endereço do IC drive (módulo COF, sinal de
vídeo -XY gerando sinal de drive, circuito memória de chassis/
reorganização de endereço de dados).

ronização do tempo do painel logic Main e

9.2 Lista de Abreviações

AC Corrente alternativa
COF Circuit On Foil
DC Corrente Direta
ERC Circuito de Energia recuperada
ESD Discarga Estática Elétrica
FET Field Effect Transistor
FFC Cabo Plano metálico
FPC Circuito Impresso Flexível
FTV Televisor tela Plana
HD Alta Definição
I/O Entrada/Saída
IC Circuito Integrado
LB Logic Buffer
LED Light Emitting Diode
LVDS Sinal Diferencial de Baixa Tensão
PCB Painel de Circuito Impresso (igual PWB)
PDP Painel Plasma Display
PSU Fonte de Alimentação
PWB Painel de Circuito Impresso (igual PCB)
RGB Vermelho,Verde,Azul cores espaciais
SD Definição Padrão
SDI Samsung Display Industry (alimentação)
SMPS Alimentação Modo Chaveado
SSB Painel de Pequenos Sinais
SF Sub Field
TCP Tape Carrier Package
VR Resistor Variável
Vsc Tensão Scan
YBL Y Buffer painel abaixo
YBU Y Buffer painel acima
YM Y Main painel

9.3 IC Data Sheets

Não aplicado.

9.1.4 Logic Buffer (E, F)

O Logic Buffer transmite sinal de dados e sinal de controle.

9.1.5 Painel Y Buffer (Acima, Abaixo)

O painel Y Buffer consiste de paineis acima e abaixo que
alimenta o Y-terminal com formas de ondas scan. O painel
compreende oito ICs scan driver (ST microeletrônicos STV
7617: 64 ou pinos de saída 65 ), mais quatro ICs
para o SD class.

9.1.6 Filtro de Ruído AC

O filtro de Ruído AC tem a função de remover os ruídos (baixa
frequência) e bloquear ondas. Afeta níves de segurança
EMC, EMI.

9.1.7 TCP (Tape Carrier Package)

O TCP aplica o pulso Va no endereço do eletrodo e
representa endereço de descarga pela diferença de potencial
entre o pulso Va e o pulso aplicado para o eletrodo Y.
O TCP compreende quatro dados ICs driver ICs (STV7610A: 96
saída de pinos). Sete CPs são requisitados para sinal scan.