OKI MSC23S4721E-8BS18 Datasheet
MSC23S4721E-8BS18 (98.07.17)
Semiconductor
MSC23S4721E-8BS18
4,194,304 Word x 72 Bit SYNCHRONOUS DYNAMIC RAM MODULE (2BANK):
DESCRIPTION
The Oki MSC23S4721E-8BS18 is a fully decoded, 4,194,304 x 72bit synchronous
dynamic random access memory composed of eighteen 16Mb DRAMs (2Mx8) in TSOP
packages mounted with decoupling capacitors on a 168-pin glass epoxy Dual-in-Line
Package supports any application where high density and large capacity of storage
memory are required, like for example PCs or servers.
FEATURES
• 4-Meg Word x 72-Bit (2Bank 8 Byte) organization
• 168-pin Dual Inline Memory Module
• All DQ Pins have 10Ω Damping Resister
• Single 3.3V power supply, ±0.3V tolerance
• Input :LVTTL compatible
• Output :LVTTL compatible
• Refresh : 4,096 cycles/64 ms
• Programmable data transfer mode
• /CAS latency (2, 3)
• Burst length (1, 2, 4, 8, Full)
• Data scramble(sequential, interleave)
• CBR auto-refresh, Self-refresh capability
• Serial Presence Detect (SPD) With EEPROM
PRODUCT ORGA NIZATION
Product Nam e Operation Access Time (Max.)
Frequency (Max.) t
MSC23S4721E -8BS18 125MHz 10.0ns 6.0ns
Note. Specification are subject to chan ge with out n otice.
AC2
t
AC3
Page 1/11
MSC23S4721E-8BS18 (98.07.17)
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
Ω
/
/
/
BLOCK DIAGRAM
CKE1
CKE0
CS0
DQMB0
DQ0
DQ7
DQMB1
DQ8
DQ15
DQMB4
DQ32
DQ39
DQMB5
DQ40
DQ47
DQM CKE
DQ0
CS
1
DQ7
DQM CKE
DQ0
CS
2
DQ7
DQM CKE
DQ0
CS
3
DQ7
DQM CKE
DQ0
CS
4
DQ7
CS1
DQM CKE
DQ0
DQ7
DQM CKE
DQ0
DQ7
DQM CKE
DQ0
DQ7
DQM CKE
DQ0
DQ7
CS
10 15
CS
11
CS
12
CS
13
CS2
DQMB2
DQ16
DQ23
DQMB3
DQ24
DQ31
DQMB6
DQ48
DQ55
DQMB7
DQ56
DQ63
DQM CKE
DQ0
CS
6
DQ7
DQM CKE
DQ0
CS
7
DQ7
DQM CKE
DQ0
CS
8
DQ7
DQM CKE
DQ0
CS
9
DQ7
CS3
DQM CKE
DQ0
DQ7
DQM CKE
DQ0
DQ7
DQM CKE
DQ0
DQ7
DQM CKE
DQ0
DQ7
CS
CS
16
CS
17
CS
18
10K
DQMB1
CB0
CB7
CLK0
RAS,/CAS,/WE
A0-A11
DQM CKE
DQ0
CS
5
DQ7
1
2
3
4
5
DQMB5
DQM CKE
DQ0
DQ7
CLK1
118
á
CS
14
10
11
12
13
14
Vcc
Vss
Note. The Value of all resistors is 10Ω expect WP and CKE1
MODULE OUTLINE
SCL
CLK2
0.1uF 0.33uF
Serial PD
A0 A1 A2
SA0 SA1 SA2
3.3pF
19
47K
Ω
SDA
WP
15
716
8
CLK3
9
Two Decoupling Capacitors
per SDRAM
3.3pF
17
18
(Front)
(Back)
109411
1
85
95
40
12441125
84
168
Page 2/11
MSC23S4721E-8BS18 (98.07.17)
de
de
de
de
)
)
)
PIN CONFIGURATION
Front si
Pin No. Pin name Pin No. Pin name Pin No. Pin name Pin No. Pin name
1 VSS 85 VSS 43 VSS 127 VSS
2 DQ0 86 DQ32 44 N.C 128 CKE0
3 DQ1 87 DQ33 45 /CS2 129 /CS3
4 DQ2 88 DQ34 46 DQMB2 130 DQMB6
5 DQ3 89 DQ35 47 DQMB3 131 DQMB7
6 VCC 90 VCC 48 N.C 132 N.C
7 DQ4 91 DQ36 49 VCC 133 VCC
8 DQ5 92 DQ37 50 N.C 134 N.C
9 DQ6 93 DQ38 51 N.C 135 N.C
10 DQ7 94 DQ39 52 CB2 136 CB6
11 DQ8 95 DQ40 53 CB3 137 CB7
12 VSS 96 VSS 54 VSS 138 VSS
13 DQ9 97 DQ41 55 DQ16 139 DQ48
14 DQ10 98 DQ42 56 DQ17 140 DQ49
15 DQ11 99 DQ43 57 DQ18 141 DQ50
16 DQ12 100 DQ44 58 DQ19 142 DQ51
17 DQ13 101 DQ45 59 VCC 143 VCC
18 VCC 102 VCC 60 DQ20 144 DQ52
19 DQ14 103 DQ46 61 N.C 145 N.C
20 DQ15 104 DQ47 62 N.C 146 N.C
21 CB0 105 CB4 63 CKE1 147 N.C
22 CB1 106 CB5 64 VSS 148 VSS
23 VSS 107 VSS 65 DQ21 149 DQ53
24 N.C 108 N.C 66 DQ22 150 DQ54
25 N.C 109 N.C 67 DQ23 151 DQ55
26 VCC 110 VCC 68 VSS 152 VSS
27 /WE 111 /CAS 69 DQ24 153 DQ56
28 DQMB0 112 DQMB4 70 DQ25 154 DQ57
29 DQMB1 113 DQMB5 71 DQ26 155 DQ58
30 /CS0 114 /CS1 72 DQ27 156 DQ59
31 N.C 115 /RAS 73 VCC 157 VCC
32 VSS 116 VSS 74 DQ28 158 DQ60
33 A0 117 A1 75 DQ29 159 DQ61
34 A2 118 A3 76 DQ30 160 DQ62
35 A4 119 A5 77 DQ31 161 DQ63
36 A6 120 A7 78 VSS 162 VSS
37 A8 121 A9 79 CLK2 163 CLK3
38 A10 122 A11(BA0
39 N.C 123 N.C 81 WP 165 SA0
40 VCC 124 VCC 82 SDA 166 SA1
41 VCC 125 CLK1 83 SCL 167 SA2
42 CLK0 126 N.C 84 VCC 168 VCC
Back si
Front si
80 N.C 164 N.C
Back si
Pin Name Function Pin Name Function
VCC Power Supply (3.3V
VSS Ground (0V
CLK# System Clock DQ#, CB# Data Input/Output
/CS# Chip Select WP Write Protect
CKE# Clock E nable SDA Data I/O for SPD
A0-A10 Address SCL CLK input f or S P D
A11 Bank Select Address SA# Socket Position Address for SPD
/RAS Row Address Strobe N.C No Connection
/CAS Colum n A ddr ess Strobe
/WE Wri te Enable
DQMB# Data Input/Output Mask
Page 3/11
MSC23S4721E-8BS18 (98.07.17)
,38,42,53,31,38,20,20,
SERIAL PRESENCE DET ECT
Byte
No.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36-61
62
63
64-71
72
73-90
91, 92
93-125
126
127
128-255
41,45,20,20,20,20,20,20 Manufacturer’s JEDEC ID code
43,32,33,53,34,37,32,31,45,
2D
SPD
Remark Notes
Hex Value
80
Defines the number of by tes written int o
128 byte
SPD memory
08 Total number of by tes of SPD memory 256 byte
04 Fundamental memory type SDRAM
0B Number of rows 11 rows
09 Number of colum ns 9 columns
02 Number of module bank s 2 bank
48 Data width of this assembly 72 bits
00 ... Data width continuation 0
01 Voltage i nterface lev el LVTTL
80 Cycle time (CL=3) CL=3 tCC=8ns
60 Access time from CLK (CL=3) CL=3 t
02 DIMM configuration type Non Parity
80 Refresh rate / type Normal / Self
08 Primary SDRAM width x8
08 Error checking SDRAM width
01 Minimum CLK delay t
CCD
: 1 CLK
8F Burst lengths supported 1, 2, 4, 8, F
02 Number of banks on each SDRAM 2 banks
06 /CAS lat enc y 2, 3
01 /CS latenc y 0
01 /WE latency 0
00 SDRAM module attri butes
06 SDRAM device att r ibutes : General
C0 Cycle time (CL=2) CL=2 t
A0 Access time from CLK (CL=2) CL=2 t
00 Cycle time (CL=1) Not support
00 Access time fr om CLK (CL=1) Not support
14 Minimum ROW prec har ge time tRP=20ns
14 /RAS to /RA S bank delay t
14 /RAS to /CAS delay t
30 Minimum /RA S pulse width t
RRD
RCD
RAS
=20ns
=20ns
=48ns
04 Density of eac h bank on module 16MB
20
10
Command and addr ess signal input setup time
Command and addr ess signal input hold time
2ns
1ns
20 Data signal i nput setup time 2ns
10 Data signal i nput hold ti me 1ns
00-00 R.F.U
12 SPD data revision code 1.2
3F Chec k sum for byte 0-62
01 / 06 Manufacturing location
Manufact ur er ’s part number C23S 4721E - 8B S 18
20
20, 20 Revision code
00-00 R.F.U
64 Intel speci fication f r equenc y 100MHz
F5 Intel specification /CAS latency CLK0-3, CL=3
FF-FF Unused storage l oc ations
AC3
CC2
AC2
=6ns
=12ns
=10ns
Page 4/11
Loading...