MOSEL VITELIC
V827464K24S
3
V827464K24S Rev.1.1 September 2002
Block Diagram
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DM
I/O 7
I/O 6
I/O 1
I/O 0
D0
DM0
DM
D9
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DQ12
DQ13
DQ14
DQ8
DQ9
DQ10
DQ11
DM
I/O 7
I/O 6
I/O 1
I/O 0
D1
DM
D10
I/O 5
I/O 4
I/O 3
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
DM1
DQ20
DQ21
DQ22
DQ23
DQ16
DQ17
DQ18
DQ19
DM
I/O 7
I/O 6
I/O 1
I/O 0
D2
DM
D11
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DM2
DQ28
DQ29
DQ30
DQ31
DQ24
DQ25
DQ26
DQ27
DM
I/O 7
I/O 6
I/O 1
I/O 0
D3
DM
D12
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DM3
DQ36
DQ37
DQ38
DQ39
DQ32
DQ33
DQ34
DQ35
DM
I/O 7
I/O 6
I/O 1
I/O 0
D4
DM4
DM
D13
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DQ44
DQ45
DQ46
DQ47
DQ40
DQ41
DQ42
DQ43
DM
I/O 7
I/O 6
I/O 1
I/O 0
D5
DM
D14
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DM5
DQ52
DQ53
DQ54
DQ55
DQ48
DQ49
DQ50
DQ51
DM
I/O 7
I/O 6
I/O 1
I/O 0
D6
DM
D15
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DQ60
DQ61
DQ62
DQ63
DQ56
DQ57
DQ58
DQ59
DM
I/O 7
I/O 6
I/O 1
I/O 0
D7
DM
D16
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DM7
A0 - A12
A0-A12: DDR SDRAMs D0 - D17
RAS RAS: DDR SDRAMs D0 - D17
CAS CAS: DDR SDRAMs D0 - D17
CKE0 CKE: DDR SDRAMs D0 - D8
WE
WE: DDR SDRAMs D0 - D17
CS0
CS1
CS CS
CS CS
CS
CS
CS CS
CS CS
CS CS
CS CS
CS CS
CKE1 CKE: DDR SDRAMs D9 - D17
BA0 - BA1
BA0-BA1: DDR SDRAMs D0 - D17
DQS0
DQS
DQS4
DQS1
DQS5
DQS
DQS
DQS2
DQS
DQS
DQS3
DQS
DQS
DM6
DQS6
DQS7
DQ15 I/O 2
I/O 5
CB4
CB5
CB6
CB7
CB0
CB1
CB2
CB3
DM
I/O 7
I/O 6
I/O 1
I/O 0
D8
DM
D17
I/O 5
I/O 4
I/O 3
I/O 2
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CS CS
DQS8
DM8
DQS
DQS
DQS
DQS
DQSDQS
DQS
DQS
DQS
DQS
DQS
*ClockWiring
CK0/CK0
Clock
Input
DDR SDRAMs
CK1/CK1
6 DDR SDRAMs
6 DDR SDRAMs
6 DDR SDRAMsCK2/CK2
A0
Serial PD
A1
A2
SA0 SA1
SA2
SCL
SDA
WP
V
SS
D0 - D17
D0 - D17
V
DD/VDDQ
D0 - D17
D0 - D17
VREF
V
DDID
Strap: see Note 4
V
DDSPD
SPD
*Clock Net Wiring
Card
Edge
D3/D0/D5
D4/D1/D6
D8/D2/D7
D17/D9/D14
D12/D10/ D15
D13/D11/D16
R=120
Ω
CK0/1/2
*D8, D17 is assigned for ECC Comp.
Notes:
1. DQ-to-I/O wiring is shown as recommended but may be changed.
2. DQ/DQS/DM/CKE/CS
relationships must
be maintained as shown.
3.DQ,DQS,DM/DQSresistors:22Ohms+
5%.
4. VDDID strap conn ections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
STRAP IN (VSS): VDD ≠ VDDQ.
5. BAx, Ax, RAS
,CAS,WEresistors: 3
Ohms +
5%