MICROCHIP PIC18F2423, PIC18F2523, PIC18F4423, PIC18F4523 Technical data

PIC18F2423/2523/4423/4523

深圳市英锐恩科技有限公司(Microchip Authorized Design Partner)指定授权
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数据手册

采用 12 位 A/D 和纳瓦技术的

28/40/44 引脚

增强型闪存单片机

 2007 Microchip Technology Inc. 初稿 DS39755A_CN

请注意以下有关 Microchip 器件代码保护功能的要点：

• Microchip 的产品均达到 Microchip 数据手册中所述的技术指标。

• Microchip 确信：在正常使用的情况下， Microchip 系列产品是当今市场上同类产品中最安全的产品之一。

• 目前，仍存在着恶意、甚至是非法破坏代码保护功能的行为。就我们所知，所有这些行为都不是以 Microchip 数据手册中规定的
操作规范来使用 Microchip 产品的。这样做的人极可能侵犯了知识产权。

• Microchip 愿与那些注重代码完整性的客户合作。

• Microchip 或任何其他半导体厂商均无法保证其代码的安全性。代码保护并不意味着我们保证产品是 “牢不可破”的。

代码保护功能处于持续发展中。 Microchip 承诺将不断改进产品的代码保护功能。任何试图破坏 Microchip 代码保护功能的行为均可视
为违反了 《数字器件千年版权法案（Digital Millennium Copyright Act）》。如果这种行为导致他人在未经授权的情况下，能访问您的
软件或其他受版权保护的成果，您有权依据该法案提起诉讼，从而制止这种行为。

提供本文档的中文版本仅为了便于理解。请勿忽视文档中包含
的英文部分，因为其中提供了有关 Microchip 产品性能和使用

情况的有用信息。Microchip Technology Inc.及其分公司和相
关公司、各级主管与员工及事务代理机构对译文中可能存在的

任何差错不承担任何责任。建议参考 Microchip Technology
Inc. 的英文原版文档。

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利，它们可能由更新之信息所替代。确保应用 符合 技术 规范，

是您自身应负的责任。Microchip对这些信息不作任何明示或
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限于针对其使用情况、质量、性能、适销性或特定用途的适用

性的声明或担保。 Microchip 对因这些信息及使用这些信息而
引起的后果不承担任何责任。如果将 Microchip 器件用于生命
维持和 / 或生命安全应用，一切风险由买方自负。买方同意在

由此引发任何一切伤害、索赔、诉讼或费用时，会维护和保障
Microchip 免于承担法律责任，并加以赔偿。在 Microchip 知识

产权保护下，不得暗中或以其他方式转让任何许可证。

商标

Microchip 的名称和徽标组合、 Microchip 徽标、 Accuron、
dsPIC、 K

EELOQ、 KEELOQ 徽标、 microID、 MPLAB、 PIC、

PICmicro、 PICSTART、 PRO MATE、 PowerSmart、 rfPIC

和 SmartShunt 均为 Microchip Technology Inc. 在美国和其他
国家或地区的注册商标。

AmpLab、 FilterLab、 Linear Active Thermistor、 Migratable
Memory、 MXDEV、 MXLAB、 PS 徽标、 SEEVAL、

SmartSensor 和 The Embedded Contr ol Solutions Company
均为 Microchip Technology Inc. 在美国的注册商标。

Analog-for-the-Digital Age、 Application Maestro、
CodeGuard、 dsPICDEM、 dsPICDEM.net、 dsPICworks、

ECAN、 ECONOMONITOR、 FanSense、 FlexROM、
fuzzyLAB、 In-Circuit Serial Programming、 ICSP、 ICEPIC、

Mindi、 MiWi、 MPASM、 MPLAB Certified 徽标、 MPLIB、
MPLINK、 PICkit、 PICDEM、 PICDEM.net、 PICLAB、
PICtail、 PowerCal、 PowerInfo、 PowerMate、 PowerTool、

REAL ICE、 rfLAB、 rfPICDEM、 Select Mode、 Smart
Serial、 Smart Tel、 Total Endurance、 UNI/O、 WiperLock 和

ZENA 均为 Microchip Technology Inc. 在美国和其他国家或地

区的商标。
SQTP 是 Microchip Technology Inc. 在美国的服务标记。

在此提及的所有其他商标均为各持有公司所有。
© 2007, Microchip Technology Inc. 版权所有。

Microchip
Gresham

晶圆生产厂均于通过了
与
片机外设、非易失性存储器和模拟产品方面的质量体系流程均符合

ISO/TS-16949:2002

的质量体系也已通过了

位于美国亚利桑那州

及位于加利福尼亚州

®

dsPIC

数字信号控制器、

Chandler和Tempe

Mountain View

ISO/TS-16949:2002

KEELOQ

。此外，

Microchip

ISO 9001:2000

、位于俄勒冈州

的全球总部、设计中心和

认证。公司在

®

跳码器件、串行

在开发系统的设计和生产方面

认证。

PIC

EEPROM

®

单片机

、单

DS39755A_CN 第 ii 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

采用 12 位 A/D 和纳瓦技术的

28/40/44 引脚增强型闪存单片机

外设特点：

• 最多 13 路通道的 12 位模数转换器模块 （A/D）：

- 自动采样功能

- 可在休眠模式下进行转换

• 带有输入多路选择的双模拟比较器

• 高灌 / 拉电流：25 mA/25 mA

• 3 个可编程外部中断

• 4 个输入电平变化中断

• 多达两个捕捉 / 比较 /PWM（CCP）模 块 ，一 个具有

自动关闭的功能 （28 引脚器件）

• 增强型捕捉 / 比较 /PWM（ECCP）模块 （ 仅限 40/44

引脚器件）：

-1、 2 或 4 路 PWM 输出

- 可选择极性

- 可编程死区时间

- 自动关闭和自动重启

• 主同步串行口 （Master Synchronous Serial Port，

MSSP）模块，支持 3 线 SPI （所有 4 种模式）和

2

I

C™ 主 / 从模式

• 增强型 USART 模块：

- 支持 RS-485、 RS-232 和 LIN 1.2

- 使用内部振荡器模块的 RS-232 工作模式 （无

需外部晶振）

- 检测到起始位自动唤醒

- 自动波特率检测

功耗管理模式：

• 运行：CPU 工作，外设打开

• 空闲：CPU 不工作，外设打开

• 休眠：CPU 不工作，外设关闭

• 空闲模式时电流可降至 5.8 µA （典型值）

• 休眠模式时电流可降至 0.1 µA （典型值）

• Timer1振荡器： 1.8 µA， 32 kHz， 2V

• 看门狗定时器： 2.1 µA

• 双速振荡器启动

灵活的振荡器结构：

• 4 种晶振模式，频率最高为 25 MHz

• 4 倍频锁相环（Phase Lock Loop， PLL）（ 可用于

晶振和内部振荡器）

• 两种外部 RC 模式，频率最高为 4 MHz

• 两种外部时钟模式，频率最高为 25 MHz

• 内部振荡器模块：

-8个可由用户选择的频率，从 31 kHz 到 8MHz

- 当与 PLL 结合使用时可提供较宽的时钟频率范
围，从 31 kHz 到 32 MHz

- 用户可对该电路进行调节以补偿频率漂移

• 辅助振荡器使用 Timer1 （工作频率为 32 kHz）

• 故障保护时钟监视器：

- 当外部时钟停止工作时自动切换到内部振荡器

单片机特性：

• 优化的 C 编译器架构：

- 为优化可重入代码而设计的可选的扩展指令集

• 可进行100,000次擦写操作的增强型闪存程序存储器

（典型值）

• 可进行 1,000,000 次擦写操作的数据 EEPROM存储

器 （典型值）

• 闪存 / 数据 EEPROM 保存时间：100 年（典型值）

• 可在软件控制下自编程

• 中断优先级

• 8 x 8 单周期硬件乘法器

• 扩展型看门狗定时器 （Watchdog Timer， WDT）：

- 可编程周期从 4ms到 131s

• 通过两个引脚进行单电源在线串行编程 （In-Circuit

Serial Programming™， ICSP™）

• 通过两个引脚进行在线调试 （In-Circuit Debug，

ICD）

• 工作电压范围：2.0V 到 5.5V

• 可编程 16 级高 / 低压检测 （High/Low-Voltage

Detection， HLVD）模块：

- 支持高 / 低压检测中断

• 可编程欠压复位 （Brown-out Reset， BOR）：

- 带软件使能选项

程序存储器 数据存储器

器件

PIC18F2423 16K 8192 768 256 25 10 2/0
PIC18F2523 32K 16384 1536 256 25 10 2/0
PIC18F4423 16K 8192 768 256 36 13 1/1
PIC18F4523 32K 16384 1536 256 36 13 1/1

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 1 页

闪存

（字节）单字指令数

SRAM

（字节）

EEPROM

（字节）

I/O

12 位

A/D

（通道）

CCP/

ECCP

（PWM）

MSSP

主控

SPI

2

C™

I

有有
有有
有有
有有

比较器

EUSART

121/3
121/3
121/3
121/3

8/16 位
定时器

PIC18F2423/2523/4423/4523

引脚示意图

28 引脚 PDIP 和 SOIC

28 引脚 QFN

RA2/AN2/V

RA5/AN4/SS

(1)

MCLR/VPP/RE3

RA0/AN0
RA1/AN1

REF-/CVREF

RA3/AN3/VREF+

RA4/T0CKI/C1OUT

/HLVDIN/C2OUT

OSC1/CLKI

OSC2/CLKO

RC0/T1OSO/T13CKI

RC1/T1OSI/CCP2

RC3/SCK/SCL

V

(3)

/RA7

(3)

/RA6

RC2/CCP1

PIC18F2523

RB7/KBI3/PGD

28
27
26
25
24
23
22
21
20
19
18
17
16
15

RB6/KBI2/PGC

RB5/KBI1/PGM

RB4KBI0/AN11

RB7/KBI3/PGD
RB6//KBI2/PGC
RB5/KBI1/PGM
RB4/KBI0/AN11
RB3/AN9/CCP2
RB2/INT2/AN8
RB1/INT1/AN10

RB0/INT0/FLT0/AN12
V

DD

VSS
RC7/RX/DT
RC6/TX/CK
RC5/SDO
RC4/SDI/SDA

(2)

1
2
3
4
5
6
7

SS

(2)

8
9
10
11
12
13
14

RA1/AN1

RA0/AN0

PIC18F2423

/VPP/RE3

MCLR

RA2/AN2/VREF-/CVREF

RA5/AN4/SS

RA4/T0CKI/C1OUT

/HLVDIN/C2OUT

OSC1/CLKI

OSC2/CLKO

RA3/AN3/VREF+

V

(3)

/RA7

(3)

/RA6

232425262728

1
2
3

PIC18F2423

4

SS

PIC18F2523

5
6
7

8

9

(2)

RC1/T1OSI/CCP2

RC0/T1OSO/T13CKI

1011

RC2/CCP1

1213 14

RC3/SCK/SCL

RC5/SDO

RC6/TX/CK

RC4/SDI/SDA

21
20
19
18
17
16
15

RB3/AN9/CCP2
RB2/INT2/AN8
RB1/INT1/AN10
RB0/INT0/FLT0/AN12
V

DD

VSS
RC7/RX/DT

(2)

22

注 1： 建议将 QFN 封装器件底部的焊垫连接到 VSS。

2： RB3 是与 CCP2 复用的备用引脚。
3： OSC1/CLKI 和 OSC2/CLKO 仅在某些振荡器模式下，并且这两个引脚不用作数字 I/O 引脚时才可用。更多

信息，请参见第 2.0 节 “振荡器配置”。

DS39755A_CN 第 2 页 初稿  2007 Microchip Technology Inc.

引脚示意图（续）

40 引脚 PDIP

PIC18F2423/2523/4423/4523

44 引脚 TQFP

RA2/AN2/V

RA4/T0CKI/C1OUT

RA5/AN4/SS

OSC2/CLKO

RC0/T1OSO/T13CKI

RC1/T1OSI/CCP2

MCLR/VPP/RE3

RA0/AN0
RA1/AN1

REF-/CVREF

RA3/AN3/VREF+

/HLVDIN/C2OUT

RE0/RD

RE1/WR

RE2/CS

OSC1/CLKI

(2)
(2)

RC2/CCP1/P1A

RC3/SCK/SCL

RD0/PSP0
RD1/PSP1

/AN5
/AN6
/AN7

V

DD

VSS
/RA7
/RA6

1
2
3
4
5
6
7
8
9
10
11
12
13
14

RC6/TX/CK

RC5/SDO

15
16
17
18
19
20

RC4/SDI/SDA

RD3/PSP3

(1)

RD2/PSP2

RD1/PSP1

RD0/PSP0

PIC18F4423

RC3/SCK/SCL

40
39
38
37
36
35
34
33
32
31
30
29

PIC18F4523

28
27
26
25
24
23
22
21

(1)

NC

RC2/CCP1/P1A

RC1/T1OSI/CCP2

RB7/KBI3/PGD
RB6/KBI2/PGC

RB5/KBI1/PGM
RB4/KBI0/AN11
RB3/AN9/CCP2
RB2/INT2/AN8

RB1/INT1/AN10
RB0/INT0/FLT0/AN12

DD

V
VSS
RD7/PSP7/P1D
RD6/PSP6/P1C

RD5/PSP5/P1B
RD4/PSP4
RC7/RX/DT
RC6/TX/CK
RC5/SDO
RC4/SDI/SDA
RD3/PSP3
RD2/PSP2

(1)

15

RB5/KBI1/PGM

38

39

1819202122

16

17

/VPP/RE3

RB7/KBI3/PGD

RB6/KBI2/PGC

MCLR

363435

37

33
32
31
30
29

28
27
26
25
24
23

RA1/AN1

RA0/AN0

REF-/CVREF

RA3/AN3/VREF+

RA2/AN2/V

NC
RC0/T1OSO/T13CKI
OSC2/CLKO
OSC1/CLKI

SS

V
VDD
RE2/CS/AN7
RE1/WR
RE0/RD
RA5/AN4/SS
RA4/T0CKI/C1OUT

(2)

/RA6

(2)

/RA7

/AN6

/AN5

/HLVDIN/C2OUT

RC7/RX/DT

RD4/PSP4
RD5/PSP5/P1B
RD6/PSP6/P1C
RD7/PSP7/P1D

RB0/INT0/FLT0/AN12

RB1/INT1/AN10

RB2/INT2/AN8

RB3/AN9/CCP2

V
VDD

4443424140

1
2
3
4

PIC18F4423

SS

(1)

5
6
7
8
9
10
11

121314

NC

PIC18F4523

NC

RB4/KBI0/AN11

注 1： RB3 是与 CCP2 复用的备用引脚。

2： OSC1/CLKI 和 OSC2/CLKO 仅在某些振荡器模式下，并且这两个引脚不用作数字 I/O 引脚时才可用。更多

信息，请参见第 2.0 节 “振荡器配置”。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 3 页

PIC18F2423/2523/4423/4523

引脚示意图（续）

44 引脚 QFN

(1)

RC7/RX/DT

RD4/PSP4

RD5/PSP5/P1B
RD6/PSP6/P1C
RD7/PSP7/P1D

RB0/INT0/FLT0/AN12

RB1/INT1/AN10

RB2/INT2/AN8

V
VDD
VDD

(2)

RC6/TX/CK

RC5/SDO

RC4/SDI/SDA

RD3/PSP3

RD2/PSP2

RD1/PSP1

RD0/PSP0

RC3/SCK/SCL

RC2/CCP1/P1A

RC1/T1OSI/CCP2

RC0/T1OSO/T13CKI

15

16

RB6/KBI2/PGC

RB5/KBI1/PGM

38

39

37

1819202122

17

RA0/AN0

/VPP/RE3

RB7/KBI3/PGD

MCLR

363435

RA1/AN1

33
32
31
30
29
28
27
26
25
24

23

REF+

REF-/CVREF

RA3/AN3/V

RA2/AN2/V

OSC2/CLKO
OSC1/CLKI

SS

V
VSS
VDD
VDD
RE2/CS/AN7
RE1/WR
RE0/RD
RA5/AN4/SS
RA4/T0CKI/C1OUT

(3)

/RA6

(3)

/RA7

/AN6

/AN5

/HLVDIN/C2OUT

4443424140

1
2
3
4
5

SS

6
7
8
9
10
11

121314

(2)

RB3/AN9/CCP2

PIC18F4423
PIC18F4523

NC

RB4/KBI0/AN11

注 1： 建议将 QFN 封装器件底部的焊垫连接到 VSS。

2： RB 3 是与 CCP2 复用的备用引脚。
3： OSC1/CLKI 和 OSC2/CLKO 仅在某些振荡器模式下，并且这两个引脚不用作数字 I/O 引脚时才可用。更多

信息，请参见第 2.0 节“振荡器配置”。

DS39755A_CN 第 4 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

目录

1.0 器件概述 .......................................................................................................................................................................................7

2.0 振荡器配置 ................................................................................................................................................................................. 23

3.0 功耗管理模式..............................................................................................................................................................................33

4.0 复位 ............................................................................................................................................................................................ 41

5.0 存储器构成 ................................................................................................................................................................................. 53

6.0 闪存程序存储器 .......................................................................................................................................................................... 73

7.0 数据 EEPROM 存储器 ................................................................................................................................................................ 83

8.0 8 x 8 硬件乘法器......................................................................................................................................................................... 89

9.0 中断 ............................................................................................................................................................................................ 91

10.0 I/O 端口 .................................................................................................................................................................................... 105

11.0 Timer0 模块 .............................................................................................................................................................................. 123

12.0 Timer1 模块 .............................................................................................................................................................................. 127

13.0 Timer2 模块 .............................................................................................................................................................................. 133

14.0 Timer3 模块 .............................................................................................................................................................................. 135

15.0 捕捉 / 比较 /PWM （CCP）模块............................................................................................................................................... 139

16.0 增强型捕捉 / 比较 /PWM （ECCP）模块 ................................................................................................................................. 147

17.0 主同步串行口 （MSSP）模块 .................................................................................................................................................. 161

18.0 增强型通用同步 / 异步收发器 （ EUSART）..............................................................................................................................205

19.0 12 位模数转换器 （A/D）模块.................................................................................................................................................. 227

20.0 比较器模块 ...............................................................................................................................................................................237

21.0 比较器参考电压模块................................................................................................................................................................. 243

22.0 高 / 低压检测 （HLVD）............................................................................................................................................................ 247

23.0 CPU 的特殊功能 ....................................................................................................................................................................... 253

24.0 指令集汇总 ...............................................................................................................................................................................271

25.0 开发支持 ................................................................................................................................................................................... 321

26.0 电气特性 ...................................................................................................................................................................................325

27.0 直流和交流特性图表 .................................................................................................................................................................363

28.0 封装信息 ...................................................................................................................................................................................365

附录 A：版本历史 ........................................................................................................................................................................ 373

附录 B：器件差异 ........................................................................................................................................................................ 373

附录 C：转换注意事项 .................................................................................................................................................................374

附录 D： 从低档器件移植到增强型器件 ........................................................................................................................................ 374

附录 E： 从中档器件移植到增强型器件 ........................................................................................................................................ 375

附录 F： 从高档器件移植到增强型器件 ........................................................................................................................................ 375

索引 ............................................................................................................................................ ...................................................... 377

Microchip 网站.................................................................................................................................................................................... 387

变更通知客户服务 ..............................................................................................................................................................................387

客户支持............................................................................................................................................................................................. 387

读者反馈表 ......................................................................................................................................................................................... 388

PIC18F2423/2523/4423/4523 产品标识体系 ..................................................................................................................................... 389

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 5 页

PIC18F2423/2523/4423/4523

致客户

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出版物的质量将随新文档及更新版本的推出而得到提升。
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数据手册后附的 《读者反馈表》传真到 86-21-5407 5066。我们期待您的反馈。

最新数据手册

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http://www.microchip.com

查看数据手册中任意一页下边角处的文献编号即可确定其版本。文献编号中数字串后的字母是版本号，例如：DS30000A是DS30000
的 A 版本。

勘误表

现有器件可能带有一份勘误表，描述了实际运行与数据手册中记载内容之间存在的细微差异以及建议的变通方法。一旦我们了解到
器件 / 文档存在某些差异时，就会发布勘误表。勘误表上将注明其所适用的硅片版本和文件版本。

欲了解某一器件是否存在勘误表，请通过以下方式之一查询：

• Microchip 网站 http://www.microchip.com

• 当地 Microchip 销售办事处（见最后一页）

在联络销售办事处时，请说明您所使用的器件型号、硅片版本和数据手册版本 （包括文献编号）。

客户通知系统

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DS39755A_CN 第 6 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

1.0 器件概述

本文档涉及以下器件的具体信息：

• PIC18F2423

• PIC18F2523

• PIC18F4423

• PIC18F4523

该系列具备所有 PIC18 单片机固有的优点，即以实惠的
价格提供出色的计算性能，以及高耐用性的增强型闪存

程序存储器。除了这些优点之外， PIC18F2423/2523/
4423/4523 系列还增强了器件设计，使得该系列单片机

成为许多高性能以及功耗敏感应用的明智选择。

1.1 新的内核特性

1.1.1 纳瓦技术

PIC18F2423/2523/4423/4523 系列的所有器件具有一

系列能显著降低工作时的功耗的功能。主要包含以下几
项：

• 备用运行模式：通过将 Timer1 或内部振荡器模块

作为单片机时钟源，可使代码执行时的功耗降低大

约 90%。

• 多种空闲模式：单片机还可在其 CPU 内核禁止而

外设仍然工作的情况下工作。处于这些状态时，功
耗能降得更低，只有正常工作时的 4%。

• 动态模式切换：在器件工作期间可由用户代码调

用功耗管理模式，允许用户将节能的理念融入到他
们的应用软件设计中。

• 关键模块低功耗：Timer1 和看门狗定时器模块的

功耗需求可降至最小。具体数值请参见第 26.0 节

“电气特性”。

1.1.2 多个振荡器选项和特性

PIC18F2423/2523/4423/4523 系列的所有器件可提供
10个不同的振荡器选项，使用户在开发应用硬件时有很

大的选择范围。这些选项包括：

•4种晶振模式，使用晶振或陶瓷谐振器。

• 两种外部时钟模式，提供使用两个引脚 （振荡器

输入引脚和四分频时钟输出引脚）或一个引脚

（振荡器输入引脚，四分频时输出引脚重新分配为

通用 I/O 引脚）的选项。

• 两种外部 RC 振荡器模式，具有与外部时钟模式相

同的引脚选项。

• 一个内部振荡器模块，它提供一个 8MHz的时钟源
和一个 INTRC 时钟源 （近似值为 31 kHz），并有

6 种时钟频率可供用户选择 （从 125 kHz 到
4MHz），总共 8 种时钟频率。此选项可以空出两
个振荡器引脚作为额外的通用 I/O 引脚。

• 一个锁相环（PLL）倍频器，可在高速晶振和内部

振荡器模式下使用，使来自 HS 时钟源的时钟速度
最高达到 40 MHz。 PLL 和内部振荡器配合使用，
可以向用户提供频率 范围从 31 kHz 到 32 MHz 的时
钟速度选择，而且不需要使用外部晶振或时钟电
路。

除了可用作时钟源外，内部振荡器模块还提供了一个稳
定的参考源，为此系列器件增加了以下功能以使器件更
可靠地工作：

• 故障保护时钟监视器：该部件持续监视主时钟源，
将其与内部振荡器提供的参考信号作比较。如果时
钟发生了故障，单片机会将时钟源切换到内部振荡
器模块，使器件可继续工作或安全地关闭应用。

• 双速启动：该功能允许在上电复位或从休眠模式唤
醒时将内部振荡器用作时钟源，直到主时钟源可用
为止。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 7 页

PIC18F2423/2523/4423/4523

1.2 其他特殊功能

• 12 位 A/D 转换器 ：该模块具备可编程采集时间，

从而不必在选择通道和启动转换之间等待一个采样
周期，因而减少了代码开销。

• 存储器耐用性：程序存储器和数据 EEPROM 的增

强型闪存单元经评测，可以耐受数万次擦写，程序
存储器高达 100,000 次， EEPROM 高达
1,000,000 次。在不刷新的情况下，数据保存时间
保守地估计在 40 年以上。

• 自编程能力：这些器件能在内部软件控制下写入各

自的程序存储器空间。通过使用受保护的引导区

（位于程序存储器的顶端）中的自举程序，可创建

能在现场进行自我更新的应用程序。

• 扩展指令集：PIC18F2423/2523/4423/4523系列
在 PIC18 指令集的基础上进行了可选择的扩展，
添加了 8 条新指令和变址寻址模式。此扩展可以
使用一个器件配置选项使能，它是为优化可重入应
用程序代码而特别设计的，这些代码原来是使用高
级语言 （如 C 语言）开发的。

• 增强型 CCP 模块 ：在 PWM 模式下，该模块提供用
于控制半桥或全桥驱动器的 1、 2 或 4 路调制输
出。其他功能包括自动关闭，用于在中断或其他条
件下禁止 PWM 输出；自动重启，一旦条件清除后
重新激活输出。

• 增强型可寻址 USART：该串行通信模块可进行标
准的 RS-232 通信并支持 LIN 总线协议。其他增强

功能包括自动波特率检测和分辨率更高的 16 位波
特率发生器。当单片机使用内部振荡器模块时，
EUSART 为与外界对话的应用提供稳定的通信方
式，而无需使用外部晶振也无需额外的功耗。

• 扩展型看门狗定时器 （WDT）：该增强型版本增
加了一个 16 位预分频器，可以提供在工作电压和

温度变化时保持稳定的扩展超时范围。超时周期的
具体数值请参见第 26.0 节“电气特性”。

1.3 系列中各成员的详细说明

PIC18F2423/2523/4423/4523 系列器件具有 28 引脚和
40/44 引脚封装形式。图 1-1 和图 1-2 分别为这两类器

件的框图。

这两类器件在以下五个方面存在差异：

1. 闪存程序存储器 （PIC18F2423/4423 器件为
16 KB， PIC18F2523/4523 器件为 32 KB）。

2. A/D 通道 （28 引脚器件有 10 路， 40/44 引脚
器件有 13 路）。

3. I/O 端口 （28 引脚器件有 3 个双向端口， 40/44
引脚器件有 5 个双向端口）。

4. CCP和增强型 CCP 实现（28 引脚器 件有 2 个

标准的 CCP 模块， 40/44 引脚器件有 1 个标准
的 CCP 模块和 1 个 ECCP 模块）。

5. 并行从动端口 （仅存在于 40/44 引脚器件）。

本系列器件的所有其他功能都是相同的。表 1-1 总结了
这些功能。

表 1-2 和表 1-3 给出了本系列中所有器件的引脚说明。
PIC18F2423/2523/4423/4523 系列器件仅提供低压器

件，用 “LF”表示 （如 PIC18LF2423），其工作电压
VDD 范围为 2.0V 到 3.6V。

DS39755A_CN 第 8 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 1-1： 器件特性

特性

工作频率

程序存储器 （字节数）

程序存储器 （指令数）

数据存储器 （字节数）
数据 EEPROM 存储器 （字节数）

中断源
I/O端口 端口 A, B, C, (E) 端口 A, B, C, (E) 端口 A, B, C, D, E 端口 A, B, C, D, E

定时器

捕捉 / 比较 /PWM 模块
增强型捕捉 / 比较 /PWM 模块
串行通信 MSSP 和增强型 USART MSSP 和增强型 USART MSSP和增强型 USART MSSP 和增强型 USART

并行通信 （PSP）无无有有
12 位模数转换模块 10 路输入通道 10 路输入通道 13 路输入通道 13 路输入通道

复位 （和延时） POR、 BOR、

可编程高 / 低压检测 有有有有

可编程欠压复位 有有有有

指令集 75 条指令；使能了扩展指

封装 28 引脚 PDIP

PIC18F2423 PIC18F2523 PIC18F4423 PIC18F4523

DC – 40 MHz DC – 40 MHz DC – 40 MHz DC – 40 MHz

16384 32768 16384 32768

8192 16384 8192 16384

768 1536 768 1536
256 256 256 256

19 19 20 20

4444
2211
0011

RESET 指令、

堆栈满、堆栈

下溢 （PWRT和 OST）、

（可选）和 WDT

MCLR

令集后总共为 83 条指令

28 引脚 SOIC

28 引脚 QFN

POR、 BOR、

RESET 指令、

堆栈满、堆栈

下溢 （PWRT 和 OST）、

MCLR （可选）和 WDT

75条指令；使能了扩展指

令集后总共为 83 条指令

28 引脚 PDIP
28 引脚 SOIC

28 引脚 QFN

POR、 BOR、

RESET 指令、

堆栈满、堆栈

下溢 （PWRT和 OST）、

MCLR （可选）和 WDT

75 条指令；使能了扩展指

令集后总共为 83 条指令

40 引脚 PDIP
44 引脚 QFN

44 引脚 TQFP

下溢 （PWRT和 OST）、

MCLR （可选）和 WDT

75 条指令；使能了扩展指

令集后总共为 83 条指令

POR、 BOR、

RESET 指令、

堆栈满、堆栈

40 引脚 PDIP

44 引脚 QFN

44 引脚 TQFP

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 9 页

PIC18F2423/2523/4423/4523

图 1-1： PIC18F2423/2523（28 引脚）框图

表指针 <21>

递增 / 递减逻辑

21

地址锁存器

程序存储器

（16/32KB）

数据锁存器

指令总线 <16>

(3)

OSC1

(3)

OSC2

T1OSI

T1OSO

(2)

MCLR

V

VDD,

SS

20

8

内部

振荡器

模块

INTRC

振荡器

8 MHz

振荡器

单电源

编程
在线

调试器

PCLATH

PCLATU

PCU

程序计数器

31 级堆栈

STKPTR

表锁存器

ROM 锁存器

IR

指令

译码与

控制

数据总线 <8>

8

PCH PCL

状态机

控制信号

上电延时

定时器
振荡器

起振定时器

上电
复位

看门狗

定时器

欠压
复位

故障保护

时钟监视器

8

数据锁存器

数据存储器

（3.9KB）

地址锁存器

12

数据地址 <12>

BSR

4

FSR0
FSR1
FSR2

递增/递

减逻辑

地址
译码

12

4

快速操作

存储区

12

PORTA

PORTB

RA0/AN0
RA1/AN1
RA2/AN2/VREF-/CVREF
RA3/AN3/VREF+

RA4/T0CKI/C1OUT

RA5/AN4/SS
OSC2/CLKO
OSC1/CLKI

/HLVDIN/C2OUT

(3)

/RA6

(3)

/RA7

RB0/INT0/FLT0/AN12
RB1/INT1/AN10
RB2/INT2/AN8
RB3/AN9/CCP2

(1)

RB4/KBI0/AN11
RB5/KBI1/PGM
RB6/KBI2/PGC
RB7/KBI3/PGD

8

PRODLPRODH

BITOP

3

8

8 x 8 乘法器

W

8

PORTC

8

8

RC0/T1OSO/T13CKI
RC1/T1OSI/CCP2

(1)

RC2/CCP1
RC3/SCK/SCL
RC4/SDI/SDA
RC5/SDO

8

8

RC6/TX/CK
RC7/RX/DT

ALU<8>

8

高精度

带隙

参考源

PORTE

MCLR/VPP/RE3

(2)

BOR

HLVD

数据

EEPROM

CCP1

CCP2

MSSP

Timer2Timer1 Timer3Timer0

EUSART比较器

12 位

ADC

注 1： 当配置位 CCP2MX 置 1 时， CCP2 与 RC1 复用；而当 CCP2MX 清零时， CCP2 与 RB3 复用。

2： 只有在禁止 MCLR
3： OSC1/CLKI 和 OSC2/CLKO 仅在某些振荡器模式下，并且这两个引脚不用作数字 I/O 引脚时才可用。

更多信息，请参见第 2.0 节 “振荡器配置”。

功能时， RE3 才可用。

DS39755A_CN 第 10 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

图 1-2： PIC18F4423/4523 （40/44 引脚）框图

表指针 <21>

递增 / 递减逻辑

21

地址锁存器

程序存储器

（16/32KB）

数据锁存器

指令总线 <16>

20

8

PCLATH

PCLATU

PCU

程序计数器

31 级堆栈

STKPTR

表锁存器

ROM 锁存器

IR

指令

译码与

控制

数据总线 <8>

8

PCH PCL

状态机

控制信号

PORTA

8

数据锁存器

数据存储器

（3.9KB）

地址锁存器

12

4

BSR

数据地址 <12>

12

快速操作

FSR0

存储区

FSR1
FSR2

递增/递

减逻辑

地址
译码

4

12

PORTB

PORTC

RA0/AN0
RA1/AN1
RA2/AN2/VREF-/CVREF
RA3/AN3/VREF+
RA4/T0CKI/C1OUT
RA5/AN4/SS
OSC2/CLKO
OSC1/CLKI

/HLVDIN/C2OUT

(3)

/RA6

(3)

/RA7

RB0/INT0/FLT0/AN12
RB1/INT1/AN10
RB2/INT2/AN8
RB3/AN9/CCP2

(1)

RB4/KBI0/AN11
RB5/KBI1/PGM
RB6/KBI2/PGC
RB7/KBI3/PGD

RC0/T1OSO/T13CKI
RC1/T1OSI/CCP2

(1)

RC2/CCP1/P1A
RC3/SCK/SCL

RC4/SDI/SDA

8

RC5/SDO
RC6/TX/CK
RC7/RX/DT

PRODLPRODH

OSC1

OSC2

T1OSI

T1OSO

MCLR

VDD,

V

BOR

HLVD

8 x 8 乘法器

3

8

带隙

W

8
ALU<8>

8

8

12 位

ADC

BITOP

(3)

(3)

(2)

SS

内部

振荡器

模块

INTRC

振荡器

8 MHz

振荡器

单电源

编程
在线

调试器

数据

EEPROM

ECCP1

CCP2

上电延时

定时器
振荡器

起振定时器

上电
复位

看门狗

定时器

欠压
复位

故障保护

时钟监视器

MSSP

高精度

参考源

Timer2Timer1 Timer3Timer0

EUSART比较器

8

8

8

PORTD

PORTE

注 1： 当配置位 CCP2MX置 1 时， CCP2 与 RC1 复用；而当 CCP2MX 清零时， CCP2 与 RB3 复用。

2： 只有在禁止 MCLR

功能时， RE3 才可用。

3： OSC1/CLKI 和 OSC2/CLKO 仅在某些振荡器模式下，并且这两个 引脚不用作数字 I/O 引脚时才可用。

更多信息，请参见第 2.0 节“振荡器配置”。

RD0/PSP0

:RD4/PSP4
RD5/PSP5/P1B
RD6/PSP6/P1C
RD7/PSP7/P1D

RE0/RD/AN5
RE1/WR/AN6
RE2/CS/AN7
MCLR/VPP/RE3

(2)

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 11 页

PIC18F2423/2523/4423/4523

表 1-2： PIC18F2423/2523 引脚说明

引脚号

引脚名称

/VPP/RE3

MCLR

MCLR
VPP
RE3

OSC1/CLKI/RA7

OSC1
CLKI
RA7

OSC2/CLKO/RA6

OSC2
CLKO
RA6

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

PDIP,
SOIC

126

96

10 7

QFN

引脚类型缓冲器

类型

I

ST

P

I

ST

I

ST

I

CMOS

I/O

TTL

O

—

O

—

I/O

TTL

说明

主复位 （输入）或编程电压 （输入）。

主复位输入。此引脚为低电平时，器件复位。
编程电压输入。
数字输入。

振荡器晶振或外部时钟输入。

振荡器晶振或外部时钟源输入。
在 RC 模式下带 ST 缓冲器，否则带 CMOS 缓冲器。
外部时钟源输入。总是与 OSC1 引脚功能复用。

（见相关的 OSC1/CLKI 和 OSC2/CLKO引脚信息。）

通用 I/O 引脚。

振荡器晶振或时钟输出。

振荡器晶振输出。在晶振模式下，该引脚与晶振或谐振器相
连。

在 RC 模式下， OSC2 引脚输出 CLKO 信号，该信号是
OSC1引脚上信号的4分频，该频 率等于指令周期的倒数。
通用 I/O 引脚。

DS39755A_CN 第 12 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 1-2： PIC18F2423/2523 引脚说明 （续）

引脚号

引脚名称

RA0/AN0

RA0
AN0

RA1/AN1

RA1
AN1

RA2/AN2/V

RA2
AN2
VREF­CV

RA3/AN3/V

RA3
AN3
V

RA4/T0CKI/C1OUT

RA4
T0CKI
C1OUT

RA5/AN4/SS
C2OUT

RA5
AN4
SS
HLVDIN

C2OUT
RA6
RA7

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

REF-/CVREF

REF

REF+

REF+

/HLVDIN/

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

PDIP,
SOIC

227

328

41

52

63

74

QFN

引脚类型缓冲器

类型

I/OITTL

模拟

I/OITTL

模拟

I/O

TTL

I

模拟

I

模拟

O

模拟

I/O

TTL

I

模拟

I

模拟

I/O

ST

I

ST

O

—

I/O

TTL

I

模拟

I

TTL

I

模拟

O

—

说明

PORTA 是双向 I/O 端口。

数字 I/O。
模拟输入 0。

数字 I/O。
模拟输入 1。

数字 I/O。

模拟输入 2。
A/D 参考电压 （低电压）输入。

比较器参考电压输出。

数字 I/O。

模拟输入 3。
A/D 参考电压 （高电压）输入。

数字 I/O。
Timer0 外部时钟输入。

比较器 1 的输出。

数字 I/O。

模拟输入 4。
SPI 从动选择输入。

高 / 低压检测输入。
比较器 2 的输出。

请参见 OSC2/CLKO/RA6 引脚信息。
请参见 OSC1/CLKI/RA7 引脚信息。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 13 页

PIC18F2423/2523/4423/4523

表 1-2： PIC18F2423/2523 引脚说明 （续）

引脚号

引脚名称

RB0/INT0/FLT0/AN12

RB0
INT0
FLT0
AN12

RB1/INT1/AN10

RB1
INT1
AN10

RB2/INT2/AN8

RB2
INT2
AN8

RB3/AN9/CCP2

RB3
AN9

(1)

CCP2

RB4/KBI0/AN11

RB4
KBI0
AN11

RB5/KBI1/PGM

RB5
KBI1
PGM

RB6/KBI2/PGC

RB6
KBI2
PGC

RB7/KBI3/PGD

RB7
KBI3
PGD

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

PDIP,
SOIC

21 18

22 19

23 20

24 21

25 22

26 23

27 24

28 25

QFN

引脚类型缓冲器

类型

I/O

TTL

I

ST

I

ST

I

模拟

I/O

TTL

I

ST

I

模拟

I/O

TTL

I

ST

I

模拟

I/O

TTL

I

模拟

I/O

ST

I/O

TTL

I

TTL

I

模拟

I/O

TTL

I

TTL

I/O

ST

I/O

TTL

I

TTL

I/O

ST

I/O

TTL

I

TTL

I/O

ST

说明

PORTB 是双向 I/O 端口。 PORTB 在所有输入端都可软件编程
为内部弱上拉。

数字 I/O。

外部中断 0。
CCP1 的 PWM 故障输入。

模拟输入 12。

数字 I/O。

外部中断 1。
模拟输入 10。

数字 I/O。
外部中断 2。
模拟输入 8。

数字 I/O。
模拟输入 9。
捕捉 2 输入 / 比较 2 输出 /PWM 2 输出。

数字 I/O。
电平变化中断引脚。
模拟输入 11。

数字 I/O。
电平变化中断引脚。
低电压 ICSP™ 编程使能引脚。

数字 I/O。
电平变化中断引脚。

在线调试器和 ICSP 编程时钟引脚。

数字 I/O。
电平变化中断引脚。
在线调试器和 ICSP 编程数据引脚。

DS39755A_CN 第 14 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 1-2： PIC18F2423/2523 引脚说明 （续）

引脚号

引脚名称

RC0/T1OSO/T13CKI

RC0

T1OSO

T13CKI
RC1/T1OSI/CCP2

RC1

T1OSI

(2)

CCP2
RC2/CCP1

RC2

CCP1
RC3/SCK/SCL

RC3

SCK

SCL
RC4/SDI/SDA

RC4

SDI

SDA
RC5/SDO

RC5

SDO
RC6/TX/CK

RC6

TX

CK
RC7/RX/DT

RC7

RX

DT
RE3 — — — —

SS 8, 19 5, 16 P —

V
VDD 20 17 P —

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

PDIP,
SOIC

11 8

12 9

13 10

14 11

15 12

16 13

17 14

18 15

QFN

引脚类型缓冲器

类型

I/O

ST

O

—

I

ST

I/O

ST

I

模拟

I/O

ST

I/O
I/OSTST

I/O

ST

I/O

ST

I/O

ST

I/O

ST

I

ST

I/O

ST

I/OOST

—

I/O

ST

O

—

I/O

ST

I/O

ST

I

ST

I/O

ST

说明

PORTC 是双向 I/O 端口。

数字 I/O。

Timer1 振荡器输出。
Timer1/Timer3 外部时钟输入。

数字 I/O。
Timer1 振荡器输入。

捕捉 2 输入 / 比较 2 输出 /PWM 2 输出。

数字 I/O。
捕捉 1 输入 / 比较 1 输出 /PWM 1 输出。

数字 I/O。

SPI 模式的同步串行时钟输入 / 输出。

2

C™ 模式的同步串行时钟输入 / 输出。

I

数字 I/O。
SPI 数据输入。

2

C 数据 I/O。

I

数字 I/O。
SPI 数据输出。

数字 I/O。
EUSART 异步发送。
EUSART 同步时钟（见 RX/DT 引脚信息）。

数字 I/O。
EUSART 异步接收。
EUSART 同步数据 （见 TX/CK 引脚信息）。

请参见 MCLR
逻辑和 I/O 引脚的参考地。
逻辑和 I/O 引脚的正电源。

/VPP/RE3 引脚信息。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 15 页

PIC18F2423/2523/4423/4523

表 1-3： PIC18F4423/4523 引脚说明

引脚名称

MCLR

/VPP/RE3
MCLR
VPP
RE3

OSC1/CLKI/RA7

OSC1
CLKI
RA7

OSC2/CLKO/RA6

OSC2
CLKO

RA6

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

引脚号

PDIP QFN TQFP

11818

13 32 30

14 33 31

引脚类型缓冲器

类型

I

ST

P

I

ST

I

ST

I

CMOS

I/O

TTL

O

—

O

—

I/O

TTL

说明

主复位 （输入）或编程电压 （输入）。

主复位输入。此引脚为低电平时，器件 复位。
编程电压输入。
数字输入。

振荡器晶振或外部时钟输入。

振荡器晶振或外部时 钟源 输入 。
在 RC 模式下带 ST 缓冲器，否则为模拟。
外部时钟源输入。总是与 OSC1 引脚功能复用。

（见相关的 OSC1/CLKI 和 OSC2/CLKO 引脚信息。）

通用 I/O 引脚。

振荡器晶振或时钟输出。

振荡器晶振输出。在晶振模式下，该引脚与晶振或

谐振器相连。
在 RC 模式下， OSC2 引脚输出 CLKO 信号，该信号
是 OSC1 引脚上信号的 4 分频，该频率等于指令周期
的倒数。

通用 I/O 引脚。

DS39755A_CN 第 16 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 1-3： PIC18F4423/4523 引脚说明 （续）

引脚名称

RA0/AN0

RA0
AN0

RA1/AN1

RA1
AN1

RA2/AN2/V

RA3/AN3/V

RA4/T0CKI/C1OUT

RA5/AN4/SS
C2OUT

RA6
RA7

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

REF-/CVREF

RA2
AN2
VREF-

REF

CV

REF+

RA3
AN3

REF+

V

RA4
T0CKI
C1OUT

/HLVDIN/

RA5
AN4
SS
HLVDIN
C2OUT

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

引脚号

PDIP QFN TQFP

21919

32020

42121

52222

62323

72424

引脚类型缓冲器

类型

I/OITTL

模拟

I/OITTL

模拟

I/O

TTL

I

模拟

I

模拟

O

模拟

I/O

TTL

I

模拟

I

模拟

I/O

I/O

ST

I

ST

O

—

TTL

I

模拟

I

TTL

I

模拟

O

—

说明

PORTA 是双向 I/O 端口。

数字 I/O。
模拟输入 0。

数字 I/O。
模拟输入 1。

数字 I/O。

模拟输入 2。
A/D 参考电压 （低电压）输入。

比较器参考电压输出。

数字 I/O。

模拟输入 3。
A/D 参考电压 （高电压）输入。

数字 I/O。
Timer0 外部时钟输入。

比较器 1 的输出。

数字 I/O。

模拟输入 4。
SPI 从动选择输入。

高 / 低压检测输入。
比较器 2 的输出。

请参见 OSC2/CLKO/RA6 引脚信息。
请参见 OSC1/CLKI/RA7 引脚信息。

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PIC18F2423/2523/4423/4523

表 1-3： PIC18F4423/4523 引脚说明 （续）

引脚名称

RB0/INT0/FLT0/AN12

RB0
INT0
FLT0
AN12

RB1/INT1/AN10

RB1
INT1
AN10

RB2/INT2/AN8

RB2
INT2
AN8

RB3/AN9/CCP2

RB3
AN9

(1)

CCP2

RB4/KBI0/AN11

RB4
KBI0
AN11

RB5/KBI1/PGM

RB5
KBI1
PGM

RB6/KBI2/PGC

RB6
KBI2
PGC

RB7/KBI3/PGD

RB7
KBI3
PGD

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

引脚号

PDIP QFN TQFP

33 9 8

34 10 9

35 11 10

36 12 11

37 14 14

38 15 15

39 16 16

40 17 17

引脚类型缓冲器

类型

I/O

TTL

I

ST

I

ST

I

模拟

I/O

TTL

I

ST

I

模拟

I/O

TTL

I

ST

I

模拟

I/O

TTL

I

模拟

I/O

I/O

I/O
I/O

I/O
I/O

I/O
I/O

ST

TTL

I

TTL

I

模拟

TTL

I

TTL

ST

TTL

I

TTL

ST

TTL

I

TTL

ST

说明

PORTB 是双向 I/O 端口。 PORTB在所有输入端都可
软件编程为内部弱上拉。

数字 I/O。
外部中断 0。
增强型 CCP1 的 PWM 故障输入。
模拟输入 12。

数字 I/O。
外部中断 1。
模拟输入 10。

数字 I/O。
外部中断 2。
模拟输入 8。

数字 I/O。
模拟输入 9。
捕捉 2 输入 / 比较 2 输出 /PWM 2 输出。

数字 I/O。
电平变化中断引脚。
模拟输入 11。

数字 I/O。
电平变化中断引脚。
低电压 ICSP™ 编程使能引脚。

数字 I/O。
电平变化中断引脚。

在线调试器和 ICSP 编程时钟引脚。

数字 I/O。
电平变化中断引脚。
在线调试器和 ICSP 编程数据引脚。

DS39755A_CN 第 18 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 1-3： PIC18F4423/4523 引脚说明 （续）

引脚名称

RC0/T1OSO/T13CKI

RC0
T1OSO
T13CKI

RC1/T1OSI/CCP2

RC1
T1OSI

(2)

CCP2

RC2/CCP1/P1A

RC2
CCP1
P1A

RC3/SCK/SCL

RC3
SCK
SCL

RC4/SDI/SDA

RC4
SDI
SDA

RC5/SDO

RC5
SDO

RC6/TX/CK

RC6
TX
CK

RC7/RX/DT

RC7
RX
DT

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

引脚号

PDIP QFN TQFP

15 34 32

16 35 35

17 36 36

18 37 37

23 42 42

24 43 43

25 44 44

26 1 1

引脚类型缓冲器

类型

I/O

I/O
I/O

I/O
I/O

I/O
I/O
I/O

I/O
I/O

I/OOST

I/O
I/O

I/O
I/O

ST

O

—

I

ST

ST

I

CMOS

ST

ST
ST

O

—

ST
ST
ST

ST

I

ST
ST

—

ST

O

—

ST

ST

I

ST
ST

说明

PORTC 是双向 I/O 端口。

数字 I/O。

Timer1 振荡器输出。
Timer1/Timer3 外部时钟输入。

数字 I/O。
Timer1 振荡器输入。

捕捉 2 输入 / 比较 2 输出 /PWM 2 输出。

数字 I/O。
捕捉 1 输入 / 比较 1 输出 /PWM 1 输出。
增强型 CCP1 输出。

数字 I/O。

SPI 模式的同步串行时钟输入 / 输出。

2

C™ 模式的同步串行时钟输入 / 输出。

I

数字 I/O。
SPI 数据输入。

2

C 数据 I/O。

I

数字 I/O。
SPI 数据输出。

数字 I/O。
EUSART 异步发送。
EUSART 同步时钟（见 RX/DT 引脚信息）。

数字 I/O。
EUSART 异步接收。
EUSART 同步数据 （见 TX/CK 引脚信息）。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 19 页

PIC18F2423/2523/4423/4523

表 1-3： PIC18F4423/4523 引脚说明 （续）

引脚名称

RD0/PSP0

RD0
PSP0

RD1/PSP1

RD1
PSP1

RD2/PSP2

RD2
PSP2

RD3/PSP3

RD3
PSP3

RD4/PSP4

RD4
PSP4

RD5/PSP5/P1B

RD5
PSP5
P1B

RD6/PSP6/P1C

RD6
PSP6
P1C

RD7/PSP7/P1D

RD7
PSP7
P1D

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

引脚号

PDIP QFN TQFP

19 38 38

20 39 39

21 40 40

22 41 41

27 2 2

28 3 3

29 4 4

30 5 5

引脚类型缓冲器

类型

I/O
I/OSTTTL

I/O
I/OSTTTL

I/O
I/OSTTTL

I/O
I/OSTTTL

I/O
I/OSTTTL

I/O
I/O

I/O
I/O

I/O
I/O

ST

TTL

O

—

ST

TTL

O

—

ST

TTL

O

—

说明

PORTD 是双向 I/O 端口或与微处理器端口接口的并行
从动端口 （PSP）。当使能 PSP 模块时，这些引脚具

有 TTL 输入缓冲器。

数字 I/O。
并行从动端口数据。

数字 I/O。
并行从动端口数据。

数字 I/O。
并行从动端口数据。

数字 I/O。
并行从动端口数据。

数字 I/O。
并行从动端口数据。

数字 I/O。
并行从动端口数据。
增强型 CCP1 输出。

数字 I/O。
并行从动端口数据。
增强型 CCP1 输出。

数字 I/O。
并行从动端口数据。
增强型 CCP1 输出。

DS39755A_CN 第 20 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 1-3： PIC18F4423/4523 引脚说明 （续）

引脚名称

RE0/RD

RE1/WR/AN6

RE2/CS/AN7

RE3 — — — — —
V

V

NC — 13 12, 13,

图注： TTL = TTL 兼容输入 CMOS = CMOS 兼容输入或输出

注 1： 当配置位 CCP2MX 置 1 时，对 CCP2 使用默认引脚分配。

/AN5
RE0
RD
AN5

RE1
WR
AN6

RE2
CS
AN7

SS 12, 31 6, 30,

DD 11, 32 7, 8,

ST = CMOS 电平的施密特触发器输入 I=输入
O=输出 P=电源

2： 当配置位 CCP2MX 清零时，对 CCP2 使用备用引脚分配。

引脚号

PDIP QFN TQFP

82525

92626

10 27 27

6, 29 P —

31

7, 28 P —

28, 29

33, 34

引脚类型缓冲器

类型

I/O

I/O

I/O

——

ST

I

TTL

I

模拟

ST

I

TTL

I

模拟

ST

I

TTL

I

模拟

说明

PORTE 是双向 I/O 端口。

数字 I/O。
并行从动端口的读控制 （见 WR
模拟输入 5。

数字 I/O。
并行从动端口的写控制 （见 CS
模拟输入 6。

数字 I/O。
并行从动端口的片选控制 （见 RD
模拟输入 7。

请参见 MCLR

逻辑和 I/O 引脚的参考地。

逻辑和 I/O 引脚的正电源。

无连接。

/VPP/RE3 引脚信息。

和 CS 引脚信息）。

和 RD 引脚信息）。

和 WR 引脚信息）。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 21 页

PIC18F2423/2523/4423/4523

注：

DS39755A_CN 第 22 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

2.0 振荡器配置

2.1 振荡器类型

PIC18F2423/2523/4423/4523 器件可以在 10 种不同的
振荡器模式下工作。通过编程配置寄存器 1H 中的配置
位 FOSC3:FOSC0，用户可以选择这 10 种模式中的一
种模式：

1. LP 低功耗晶振模式

2. XT 晶振 / 谐振器模式

3. HS 高速晶振 / 谐振器模式

4. HSPLL 使能 PLL 的高速晶振 / 谐振器模式

5. RC 外部电阻 / 电容振荡器模式，通过 RA6
引脚输出F

6. RCIO 外部电阻 / 电容振荡器模式，RA6 用作
I/O引脚

7. INTIO1 内部振荡器模式，通过 RA6 引脚输出

OSC/4 信号， RA7 用作 I/O 引脚

F

8. INTIO2 内部振荡器模式， RA6 和 RA7 均用作
I/O 引脚

9. EC 带 F

10. ECIO RA6 用作 I/O 引脚的外部时钟模式

2.2 晶振 / 陶瓷谐振器

在 XT、LP、HS 或 HSPLL 振荡器模式下， 晶振或陶瓷谐
振器与 OSC1 和 OSC2 引脚相连来产生振荡信号。图 2-1

显示了引脚连接方式。
振荡器的设计要求使用平行切割的晶体。

OSC/4 信号

OSC/4 输出的外部时钟模式

图 2-1： 晶振 / 陶瓷谐振器工作原理

（XT、LP、HS 或 HSPLL 配置）

(1)

C1

(1)

C2

注 1： 关于C1和C2的初始值，请 参 见表2-1和表 2-2。

2： 对于 AT条形切割的晶体可能会需要一个串联电

3： R

OSC1

XTAL

(2)

RS

OSC2

S）。

阻 （R

F 的值随选定的振荡器模式变化。

(3)

RF

PIC18FXXXX

至

内部

逻辑

休眠

表 2-1： 陶瓷谐振器的电容选择

使用的典型电容值：

模式 频率

XT 3.58 MHz 15 pF 15 pF

上述电容值仅供设计参考。

要达到理想的振荡 器工作 状况，可能需要不 同的 电容

值。用户应当在应用要求的 V
荡器的性能。

更多信息，请参见表 2-2 下方的 “注”。

OSC1 OSC2

DD 和温度范围内测试振

注： 使用顺序切割的晶体，可能会使振荡器产

生的频率超出晶体制造厂商所给出的参数
范围。

注： 如果使用的谐振器频率超过 3.6 MHz，建

议使用 HS 模式而不使用 XT 模式。 HS 模
式可以在单片机标称的任何 VDD 电压下使
用。如果选用 HS 模式，则振荡器的增益有
可能过驱动谐振器。因此在 OSC2 引脚和
谐振器之间应串联一个电 阻。建议先尝试
使用 330Ω 的 R

S。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 23 页

PIC18F2423/2523/4423/4523

表 2-2： 晶振的电容选择

振荡器

类型

晶振频率

LP 32 kHz 18 pF 18 pF
XT 1 MHz

4 MHz

HS 4 MHz

10 MHz
20 MHz
25 MHz

上述电容值仅供设计参考。

已使用下面列出的晶振在基本的启动和运行过程中对

这些电容值作了测试。这些值未经过优化。

要达到理想的振荡 器工 作状况，可能需要不同的电容

值。用户应当在应用要求的 V
荡器的性能。

更多信息，请参见本表下方的 “注”。

使用的晶振：

32 kHz 4 MHz

25 MHz 10 MHz

1 MHz 20 MHz

注 1： 当工作电压 VDD 低于 3V，或在任何电压

下使用频率高于 3.6 MHz 的陶瓷谐振器
时，可能需要使用 HS 振荡器模式或切换
到晶振模式。

2： 因为每种谐振器 / 晶振都有其自身特性，

用户应当向谐振器 / 晶振制造厂商询问外
部元件的适当值。

3： 可能需要使用 R

成过驱动，例如在 LP 模式下常用的晶振

或 Timer1 振荡器。RS 也可用于在其他模
式下降低晶振驱动，在这些模式下，波形

失真可能成为一个问题。请参见 AN949

“

Making Your Oscillator Work

4： 请始终在应用要求的 V

证振荡器性 能。关 于 测试方法，请参 见

AN949，“Making Your Oscillator

”

。

Work

已测试的典型电容值：

C1 C2

15 pF
15 pF

15 pF
15 pF
15 pF
15 pF

DD 和温度范围内测试振

S 以避免对音叉式晶振造

DD和温度范围下验

15 pF
15 pF

15 pF
15 pF
15 pF
15 pF

”

。

，

如图 2-2 所示，在 HS 模式下， OSC1 引脚也可以连接

外部时钟源。

图 2-2： 外部时钟输入工作原理

（HS 振荡器配置）

来自外部
系统的时钟

开路

OSC1

OSC2

PIC18FXXXX

（HS 模式）

2.3 外部时钟输入

EC 和 ECIO 振荡器模式要求 OSC1 引脚与一个外部时
钟源相连。在上电复位后或从休眠模式退出后，不需要
振荡器起振时间。

在 EC 振荡器模式下，由 OSC2 引脚输出振荡器频率的
4 分频信号。此 信 号可用于测试或同步其他逻辑。图 2-3

显示了 EC 振荡器模式的引脚连接方式。

图 2-3： 外部时钟输入工作原理

（EC 配置）

来自外部
系统的时钟

F

OSC/4

ECIO 振荡器模式的工作方式类似于 EC 模式，不同之
处在于 OSC2 引脚变成了一个额外的通用 I/O 引脚。该
I/O 引脚成为 PORTA 的 bit 6 （RA6）。图 2-4 显示了
ECIO 振荡器模式下的引脚连接方式。

图 2-4： 外部时钟输入工作原理

来自外部
系统的时钟

RA6

OSC1/CLKI

PIC18FXXXX

OSC2/CLKO

（ECIO 配置）

OSC1/CLKI

PIC18FXXXX

I/O（OSC2）

DS39755A_CN 第 24 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

2.4 RC 振荡器

对于对时序要求不高的应用，适当选择 RC 和 RCIO 器
件能更好地节约成本。实际的振荡器频率由以下几个因

素决定：

• 供电电压

• 外部电阻 （R

• 工作温度

给定同样的器件、工作电压和温度以及元件值，振荡的
频率仍然会各不相同。这些频率上的差异是由以下因素

引起的：

• 正常生产工艺的差异

• 不同封装类型引线电容的不同 （尤其当 C

小时）

EXT 和 CEXT 在容限范围内的数值波动

•R

在 RC 振荡器模式下，由 OSC2 引脚输出振荡器频率的
4 分频信号。此信号可用于测试或同步其他逻辑。图 2-5

显示了外接 R/C 组合电路的连接方式。

图 2-5： RC 振荡器模式

VDD

REXT

CEXT
VSS

建议： 5K ≤ REXT ≤ 100 kΩ

EXT）和电容 （CEXT）的值

OSC1

PIC18FXXXX

OSC2/CLKO

OSC/4

F

EXT > 20 pF

C

EXT 值较

内部

时钟

2.5 PLL 倍频器

如果用户希望使用低频振荡电路或通过晶振将器件频率

调节至其最高额定频率，可以选择使用锁相环（PLL）
电路。对于担心高频晶振引起 EMI 或需要内部振荡器提
供高速时钟的用户而言，这样做可能有用。

2.5.1 HSPLL 振荡器模式

HSPLL模式使用 HS 模式振荡器产生最高 10 MHz 的频
率。然后 PLL 将振荡器输出频率 4 倍频，从而产生最高
40 MHz 的内部时钟频率。PLLEN位在此振荡器模式下

不可用。
仅当将 FOSC3:FOSC0 配置位编程为 HSPLL 模式

（= 0110）时，晶振才可以使用 PLL。

图 2-7： PLL 框图（HS 模式）

　　使能 HS 振荡器

　使能 PLL

（来自配置寄存器 1H）

OSC2

OSC1

HS 模式

晶振

F

IN

FOUT

÷4

相位

比较器

环路

滤波器

VCO

系统时钟

MUX

RCIO 振荡器模式（图 2-6）的工作方式类似于 RC 模式，

不同之处在于 OSC2 引脚变成了一个额外的通用 I/O 引
脚。该 I/O 引脚成为 PORTA的 bit 6 （RA6）。

图 2-6： RCIO 振荡器模式

VDD

REXT

OSC1

CEXT

VSS

RA6

建议： 5K ≤ REXT ≤ 100 kΩ

I/O（OSC2）

C

EXT > 20 pF

内部

时钟

PIC18FXXXX

2.5.2 PLL 和 INTOSC

当 INTOSC 配置为主时钟源时，内部振荡器模块也可以
使用 PLL。在 此 配置下，用软件使能 PLL 并产生最高为

32 MHz 的时钟输出。第 2.6.4 节“INTOSC 模式下的
PLL”描述了使用 PLL 的 INTOSC的工作原理。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 25 页

PIC18F2423/2523/4423/4523

2.6 内部振荡器模块

PIC18F2423/2523/4423/4523 器件含有可产生两种不
同时钟信号的内部振荡器模块。这两种信号均可充当单
片机的时钟源，从而无需在 OSC1 和 / 或 OSC2 引脚上
使用外部振荡电路。

主输出（INTOSC）是一个 8MHz的时钟源，可以用于

直接驱动器件时钟。它还可以驱动一个后分频器，该分
频器可提供从 31 kHz 到 4MHz的时钟频率。当选择了

125 kHz 到 8MHz的时钟频率时，使能 INTOSC 输出，
如果需要，还可提供 31 kHz。

另一个时钟源是内部 RC 振荡器 （INTRC），它提供了
标称值为 31 kHz 的输出。如果选择 INTRC 作为器件的
时钟源，它就会被使能；当使能以下任一功能时，也将
自动使能 INTRC：

• 上电延时定时器

• 故障保护时钟监视器

• 看门狗定时器

第 23.0 节“CPU 的特殊功能”将详细讨论以上功能。
通过配置 OSCCON 寄存器（第 30 页）的 IRCF 位，可

以选择时钟源频率 （INTOSC 直接频率、 INTRC 直接
频率或 INTOSC 后分频器频率）。此 外，31 kHz时钟可

以由 INTOSC 或 INTRC 时钟源提供，取决于 INTSRC
位 （OSCTUNE<7>）。

2.6.1 INTIO 模式

使用内部振荡器作为时钟源可以不需要使用两个外部振
荡器引脚，从而可将它们用作数字 I/O。目前有两种不
同的配置：

• 在 INTIO1 模式下， OSC2 引脚输出 F
OSC1 引脚充当 RA7，用于数字输入和输出。

• 在 INTIO2 模式下， OSC1 充当 RA7，OSC2 充当
RA6，两者都用于数字输入和输出。

2.6.2 INTOSC 输出频率

出厂时已校准了内部振荡器模块使之能够产生 8.0 MHz
的 INTOSC 输出频率。

INTRC 振荡器的工作独立于 INTOSC 时钟源。电压和
温度变化导致的 INTOSC 变化并不一定会使 INTRC 变
化，反之亦然。

OSC/4，而

2.6.3 OSCTUNE 寄存器

内部振荡器的输出已在出厂前经过校准，但仍可以在用户
应用中调整。这 是 通过写 OSCTUNE 寄存器（寄存器 2-1）

完成的。
当修改了 OSCTUNE 寄存器后，INTOSC 的频率将改变

为新的频率。 INTOSC 时钟会在 1ms内稳定下来。在
频率改变期间，代码会继续执行。不会有任何迹象表明
时钟频率发生了改变。

OSCTUNE 寄存器也有 INTSRC 和 PLLEN 位，它们控
制内部振荡器模块的某些功能。当选择了 31 kHz 频率

后，用户可通过 INTSRC 位选择用作时钟源的内部振荡
器。在第 2.7.1 节 “振荡器控制寄存器”中对此进行了
更详细的说明。

在内部振荡器模式下， PLLEN 位控制 PLL 倍频器的工
作。

2.6.4 INTOSC 模式下的 PLL

内部振荡器模块可以通过使用 4x 倍频器来产生比一般
内部振荡器所能产生的时钟速度更快的器件时钟速度。
当使能时， PLL 最高可产生 32 MHz 的时钟速度。

与 HSPLL 模式不同，PLL 由软件控制。控制位 PLLEN

（OSCTUNE<6>）用来使能或禁止其工作。

在以下情况下， PLL 可以与 INTOSC 配合使用：

1. 主时钟为 INTOSC 时钟源（在 CONFIG1H<3:0>

中选取），以及

2. 选择 4 或 8 MHz INTOSC 输出。

只有当上述两个条件都满足时，才能写入 PLLEN 位。

2.6.5 INTOSC 频率漂移

出厂 时将内部振荡器 模块的输出 （INTOSC）校准为
8MHz。但是，此频率可能会随着 V

变而发生漂移，这一点可能会以各种方式影响控制器的
运行。通过修改 OSCTUNE 寄存器的值可以调节

INTOSC 的频率。这不会对 INTRC 时钟源的频率造成
影响。

调节 INTOSC 时钟源需要了解何时调节、调节的方向
以及在某 些情况下的调整量。 第 2.6.5.1 节“用
EUSART 进行补偿”、第 2.6.5.2 节“用定时器进行补
偿”和第 2.6.5.3节“在捕捉模式下用 CCP 模块进行
补偿”讨论了三种补偿技术，但是也可使用其他技术。

DD 电压或温度的改

DS39755A_CN 第 26 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

寄存器 2-1： OSCTUNE：振荡器调节寄存器

R/W-0 R/W-0

INTSRC PLLEN

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

(1)

(1)

U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

— TUN4 TUN3 TUN2 TUN1 TUN0

bit 7

bit 6

bit 5
bit 4-0

注 1： 仅在某些振荡器配置中可用；其他情况下，此位不可用，并且读为 0。详细信息，请参见第 2.6.4 节

2.6.5.1 用 EUSART 进行补偿

当 EUSART 开始产生帧错误，或者在异步模式下接收

数据有错误时可能需要进行调节。帧错误表示器件时钟
的频率太高；要对此进行调节，可以减小 OSCTUNE寄
存器中的值来降低时钟频率。另一方面，数据中有错误
可能表 明时钟速度太低 ； 要 进行补偿，可 以 增 大

OSCTUNE 寄存器中的值来提高时钟频率。

2.6.5.2 用定时器进行补偿

此技术是将器件时钟的速度与某一个参考时钟进行比
较。可能要用到两个定时器；一个由外设时钟提供时钟
源，而 另一个由一个固定的参考源（ 如 Timer1 振荡器）
提供时钟源。

两个定时器都被清零，但由参考源提供时钟信号的定时
器产生中断。当中断发生时，使用内部时钟源的定时器
值被读取且两个定时器均被清零。如果使用内部时钟源
的定时器的值大于期望值，则表示内部振荡器模块运行
过快。要对此进行调整，需减小 OSCTUNE 寄存器中的
值。

INTSRC： 内部振荡器低频时钟源选择位

1 = 来自 8MHz INTOSC时钟源的 31.25 kHz 器件时钟（使能 256 分频）
0 = 直接来自 INTRC 内部振荡器的 31 kHz 器件时钟

PLLEN：INTOSC 的倍频器 PLL 使能位

1 = 为 INTOSC 使能 PLL （仅 4MHz和 8MHz）
0 = 禁止 PLL

未实现：读为 0

TUN4:TUN0：频率调节位

01111 = 最高频率

• •

• •

00001
00000 = 中心频率。振荡器模块运行在校准频率上。

11111

• •

• •

10000 = 最低频率

“INTOSC 模式下的 PLL”。

(1)

2.6.5.3 在捕捉模式下用 CCP 模块进行补偿

CCP 模块可以使 用由 内部振荡器模块提供时钟信号的

独立运行 Timer1 （或 Timer3）和已知周期的外部事件

（即交流电源频率）。在 CCPRxH:CCPRxL 寄存器中捕

捉并记录第一个事件的时间以备以后使用。当第二个事

件导致捕捉时，要用第二个事件的时间减去第一个事件
的时间。由于 外部事件的周期是已知的，因此 可以计
算事件之间的时间差。

如果测得的时间比计算得到的时间大很多，则表示内部
振荡器 模块运行过快；要对此进行补偿，需 减小
OSCTUNE 寄存器中的值。如果测得的时间比计算得到
的时间小得多，则表示内部振荡器模块运行过慢。需增
大 OSCTUNE 寄存器中的值来补偿。

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PIC18F2423/2523/4423/4523

2.7 时钟源与振荡器切换

辅助振荡器是指那些不与 OSC1或 OSC2引脚连接的外
部时钟源。即使在控制器处于功耗管理模式时这些时钟

与早期的PIC18器件一样，PIC18F2423/2523/4423/4523
系列包含允许将器件时钟源从主振荡器切换到备用低频
时钟源的功能。 PIC18F2423/2523/4423/4523 器件提供
了两个备用时 钟源 。当使能备用时钟源时，可以使用多种
功耗管理工作模式。

基本上，这些器件都有 3 种时钟源：

• 主振荡器

• 辅助振荡器

• 内部振荡器模块

主振荡器包括外部晶振和谐振器模式、外部 RC 模式、
外 部时钟模式和内部振荡器 模块。特定 的 模 式由

FOSC3:FOSC0 配置位定义。这些模式的详细信息已
在本章前面的内容中作过介绍。

源仍可继续工作。
PIC18F2423/2523/4423/4523 器件将 Timer1 振荡器作

为辅助振荡器。此振荡器（在所有功耗管理模式中）通
常是实时时钟等功能的时基。

大部分情况下，在 RC0/T1OSO/T13CKI 和 RC1/T1OSI
引脚之间接有一个 32.768 kHz 的时钟晶振。与 LP 模式
振荡电路类似，在每个引脚与地之间均接有负载电容。

将在第 12.3 节“Timer1 振荡器”中详细讨论 Timer1
振荡器。

除了作为主时钟源之外，内部振荡器模块还可以作为功
耗管理模式的时钟源。INTRC 源也可作为几种特殊功能
部件 （例如 WDT 和故障保护时钟监视器）的时钟源。

图 2-8 显示了 PIC18F2423/2523/4423/4523 器件的时钟
源。关于配置寄存器的详细信息，请参见第 23.0 节

“CPU 的特殊功能”。

图 2-8： PIC18F2423/2523/4423/4523 时钟框图

PIC18F2423/2523/4423/4523

OSCCON<6:4>

8 MHz
4 MHz
2 MHz
1 MHz

500 kHz

后分频器

250 kHz
125 kHz

31 kHz

1
0

OSCTUNE<7>

OSC2

OSC1

T1OSO

T1OSI

主振荡器

辅助振荡器

OSCCON<6:4>

休眠

T1OSCEN

使能
振荡器

内部

振荡器

模块

8 MHz

时钟源

INTRC

时钟源

31 kHz（INTRC）

OSCTUNE<6>

8 MHz

（INTOSC）

4 x PLL

111
110
101

100
011
010
001
000

LP、XT、HS、RC和 EC

HSPLL 和 INTOSC/PLL

内部振荡器

MUX

FOSC3:FOSC0

T1OSC

时钟
控制

时钟源选项

（供其他模块使用）

WDT、PWRT、FSCM
和双速启动

外设

MUX

CPU

IDLEN

OSCCON<1:0>

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PIC18F2423/2523/4423/4523

2.7.1 振荡器控制寄存器

OSCCON 寄存器 （寄存器 2-2）控制全功耗模式和功

耗管理模式下器件时钟工作的多个方面。
系统时钟选择位 SCS1:SCS0 用于选择时钟源。可用的

时钟源包括主时钟（由 FOSC3:FOSC0 配置位定义）、
辅助时钟（Timer1 振荡器）和内部振荡器模块。当写
入一个或 多个位之后，接着是一段很短的时钟转换间

隔，然后时钟源会立即改变。在所有形式的复位中 SCS
位都会被清零。

内部振荡器频率选择位（IRCF2:IRCF0）选 择 内部振荡
器模块的 输出频率来驱动器件时钟。这些频率可以是
INTRC时钟源的频率、INTOSC时钟源的频率（8MHz）
或 INTOSC 后分频器产生的频率之一 （31.25 kHz 到
4MHz） 。如果器件时钟由内部振荡器模块提供，改变
这些位的状态会使内部振荡器输出立即改变。器件复位
时，内部振荡器模块的默认输出频率设置为 1MHz。

当选定了 31 kHz的标称输出频率（IRCF2 :IRCF0 = 000 ）
时，用户可以选择用作时钟源的内部振荡器。这通过

OSCTUNE 寄存器中的 INTSRC 位（OSCT UNE< 7>）完
成。将该位置 1 选择 INTOSC 作为时钟源，并通过使能

INTOSC 后分频器的 256 分频输出，使该时钟源输出

31.25 kHz 的时钟信号。将 INTSRC 位清零选择 INTRC

（标称值为 31 kHz）作为时钟源，同时禁止 INTOSC 时

钟源。
此选项使用户能选择可调节且更精确的 INTOSC作为时

钟源，同时以非常低的时钟速度运行以节省功耗。无论
INTSRC 的设置如何，INTRC 总是作为看门狗定时器和
故障保护时钟监视器之类功能部件的时钟源。

OSTS、IOFS和 T1RUN 位指出当前提供器件时钟的是

哪一个时钟源。OSTS 位置 1 表明振荡器起振定时器已
超时且主时钟在主时钟模式下作为器件时钟。 IOFS 位
置 1 表明内部振荡器模块已稳定并在 RC 时钟模式下提

供器件时钟。T1RUN 位（T1CON<6>）置 1表明 Timer1
振荡器正在辅助时钟模式下提供器件时钟。在功耗管理
模式下，任何时候这 3 个位中只有一个会置 1。如果这

些位都没 有 置 1，则表 示 当前时 钟源是 INTRC，或
INTOSC 刚刚起振且尚未稳定。

IDLEN 位决定当执行 SLEEP 指令时器件是进入休眠模

式还是某个空闲模式。
第 3.0 节“ 功耗管理模式”更详细地讨论了 OSCCON 寄

存器中标志位和控制位的使用。

注 1： 要选择辅助时钟源，必须使能 Timer1 振荡

器。通过将 Timer1 控制寄 存器中的
T1OSCEN 位 （T1CON<3>）置 1，可以
使能 Timer1 振荡器。如果未使能 Timer1
振荡器，则选择辅助时钟源的任何尝试都
会被忽略。

2： 建议在Timer1振荡器稳定工作之后再选择

辅助时钟，否则当 Timer1 振荡器起振时可

能会发生很长的延时。

2.7.2 振荡器转换

PIC18F2423/2523/4423/4523 器件包含了防止在切换

时钟源时发生时钟“毛刺”的电路。在切换时钟时，器
件时钟会有短暂的停顿。该停顿的时间长度是旧时钟源
的两个周期加上新时钟源的三到四个周期的和。此公式
假设新时钟源是稳定的。

第 3.1.2 节“进入功耗管理模式”详细讨论了时钟转换。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 29 页

PIC18F2423/2523/4423/4523

寄存器 2-2： OSCCON：振荡器控制寄存器

R/W-0 R/W-1 R/W-0 R/W-0 R

IDLEN IRCF2 IRCF1 IRCF0 OSTS IOFS SCS1 SCS0

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

(1)

R-0 R/W-0 R/W-0

bit 7

bit 6-4

bit 3

bit 2

bit 1-0

注 1： 复位状态取决于 IESO 配置位的状态。

2： 时钟源由 INTSRC 位 （OSCTUNE<7>）选择，请参见上文。
3： 复位时 INTOSC 的默认输出频率。

IDLEN：空闲使能位

1 = 执行 SLEEP 指令后器件进入空闲模式
0 = 执行 SLEEP 指令后器件进入休眠模式

IRCF2:IRCF0：内部振荡器频率选择位

111 = 8 MHz （由 INTOSC 直接驱动时钟）
110 = 4 MHz

101 = 2 MHz
100 = 1 MHz
011 = 500 kHz
010 = 250 kHz
001 = 125 kHz

000 = 31 kHz （来自 INTOSC/256 或直接来自 INTRC）

OSTS：振荡器起振延时状态位

1 = 振荡器起振定时器延时已结束；主振荡器正在运行
0 = 振荡器起振定时器延时正在进行；主振荡器尚未就绪

IOFS：INTOSC 频率稳定位

1 =INTOSC频率已稳定
0 =INTOSC频率尚未稳定

SCS1:SCS0：系统时钟选择位

1x = 内部振荡器模块
01 = 辅助 （Timer1）振荡器
00 = 主振荡器

(3)

(1)

(2)

DS39755A_CN 第 30 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

2.8 功耗管理模式对各种时钟源的影响

当选定了 PRI_IDLE 模式后，指定的主振荡器会继续运
行而不中断。对于所有其他功耗管理模式，使用 OSC1

引脚的振荡器会被禁止。OSC1 引脚（以及由振荡器使
用的 OSC2 引脚）将会停止振荡。

在辅助时钟模式下（SEC_RUN和SEC_IDLE），Timer1

振荡器作为器件时钟源工作。如果需要，Timer1 振荡器
也可以运行在所有功耗管理模式下为 Timer1 或 Timer3

提供时钟。
在内部振荡器模式下（RC_RUN 和 RC_IDLE），由 内

部振荡器模块提供器件时钟。无论是哪种功耗管理模
式，31 kHz 的 INTRC输出均可被直接用来提供时钟并

且可被使能来支持多种特殊的功能部件 （关于 WDT、
故障保护时钟监视器和双速启动的更多信息，请参见
第 23.2 节“看门狗定时 器（WDT）”、第 23.3 节“双
速启动”和第 23. 4 节“故障保护时钟监视器” ） 。

8MHz的INTOSC 输出可以直接用于为器件提供时钟，
或者也可先由后分频器进行分频再用作器件 时钟。如
果直接由 INTRC 输出提供时钟，则会禁止 INTOSC 输
出。

如果选择了休眠模式，所有的时钟源都会被停止。因为

休眠模式消除了所有晶体管的开关电流，休眠模式能实
现最小的器件电流消耗（仅泄漏电流）。

在休眠期间使能任何片上功能都将增加休眠时的电流消
耗。要 支持 WDT 工作，需要使能 INTRC。Timer1 振荡

器可以用来为实时时钟提供时钟源。不需要器件时钟源

的其他功能部件也可以工作（即，MSSP 从器件、PSP、

INTn 引脚等）。在第 26.2 节“直流特性：掉电和供电
电流”中列出了可能显著增加电流消耗的外设。

2.9 上电延时

由两个定时器控制上电延时，这样大多数应用都无需外

接复位电路。上电延时可以确保在器件电源稳定（常规
环境下）和主时钟稳定工作之前器件保持在复位状态。

关于上电延时的更多信息，请参见第 4.5 节“器件复位
定时器”。

第一个定时器是上电延时定时器 （PWRT），在上电时
它提供了固定的延迟时间（表 26-10 中的参数 33）。通

过清零 （= 0） PWRTEN
第二个定时器是振荡器起振定时器 （OST），用于在晶

振稳定前使芯片保持在复位状态 （LP、 XT 和 HS 模

式）。 OST 在计数 1024 个振荡周期后允许振荡器为器
件提供时钟。

当选定 HSPLL 振荡器模式时，器件将在 HS 模式下的
OST 延时之后另外再保持 2ms的复位状态，这样可使
PLL 锁定为输入时钟频率。

POR 之后有一个 T

参数 38） ，在此延时期间控制器为执行指令做好了准
备。此延时与其他延时同时发生。当将 EC、RC或 INTIO
模式之一用作主时钟源时，这可能是唯一的延时。

配置位可使能它。

CSD 间隔的延时 （表 26-10 中的

表 2-3： 休眠模式下 OSC1 和 OSC2 引脚的状态

振荡器模式 OSC1 引脚 OSC2 引脚

RC 和 INTIO1 悬空，应经外部电阻上拉为高电平 处于逻辑低电平 （时钟 4 分频输出）
RCIO

INTIO2
ECIO
EC

LP、 XT 和 HS 反馈反相器被禁止，处于静止电平 反馈反相器被禁止，处于静止电平

注： 关于由休眠和 MCLR

悬空，应经外部电阻上拉为高电平 配置为 PORTA 的 bit 6
配置为 PORTA 的 bit 7 配置为 PORTA 的 bit 6

悬空，连接外部时钟源 配置为 PORTA的 bit 6
悬空，连接外部时钟源 处于逻辑低电平 （时钟 4 分频输出）

复位引起的延时，请参见第 4.0 节“复位”中的表 4-2。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 31 页

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注：

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PIC18F2423/2523/4423/4523

3.0 功耗管理模式

PIC18F2423/2523/4423/4523器件总共提供 7种工作模
式，可以更高效地进行功耗管理。这些工作模式提供了

多种选择，可在资 源受限的应用 （即，电池供电的 设
备）中节省功耗。

功耗管理模式有三种类别：

• 运行模式

• 空闲模式

• 休眠模式

这些类别定义了需要为器件的哪些部分提供时钟，有时
还需要定义时钟的速度。运行和空闲模式可以使用三种

时钟源 （主时钟源、辅助时钟源或内部振荡器）中的任
意一种；而休眠模式则不使用时钟源。

®

功耗管理模式包括几个由早期的 PIC
功耗的功能。其中之一就是其他 PIC18 器件也提供的时

钟切换功能，该功能允许使用 Timer1 振荡器代替主振
荡器。节省功耗的功能还包括所有 PIC 器件都提供的休
眠模式，在该模式下，器件所有的时钟都停止。

3.1 选择功耗管理模式

选择功耗管理模式之前需要 先做出两个决定：是否为
CPU 提供时钟源以及选择何种时 钟源。 IDLEN 位

（OSCCON<7> ）控制 是 否 为 CPU 提供时钟源，而

SCS1:SCS0 位 （OSCCON<1:0>）选择时钟源。表 3-1
总结了各个模式下的位设置、时钟源和受影响的模块。

器件提供的节省

3.1.1 时钟源

SCS1:SCS0 位允许为功耗管理模式在三个时钟源中任
选其一。它们是：

• 主时钟，由 FOSC3:FOSC0 配置位定义

• 辅助时钟（Timer1 振荡器）

• 内部振荡器模块 （用于 RC 模式）

3.1.2 进入功耗管理模式

可以通过装载 OSCCON 寄存器从一种功耗管理模式切
换到另一种功耗管理模式。SCS1:SCS0位选择要使用的
时钟源。更改这些位会导致立即切换到一个新的时钟源

（假定新时钟源正在运行）。此切换可能会引起时钟转换

延时。第 3.1.3 节“时钟转换和状态指示”及其后续章
节将会讨论这些问题。

执行SLEEP指令可以触发进入功耗管理空闲模式或休眠
模式。最后实际进入哪个模式由 IDLEN 位的状态决定。

更改功耗管理模式并不总是要求设置所有的位，而是取
决于 当前 的模 式和将要切换到的 模 式。通过在发 出

SLEEP指令之前更改振荡器选择位或更改 IDLEN位可完
成多种模式转换。如果已经正确配置了 IDLEN 位，可能

只需执行 SLEEP 指令就可实现模式切换。

表 3-1：功耗管理模式

模式

休眠

PRI_RUN N/A 00

SEC_RUN N/A 01
RC_RUN N/A 1x
PRI_IDLE 100

SEC_IDLE 101
RC_IDLE 11x

注 1： 当执行 SLEEP 时， IDLEN 的值得到反映。

2： 包含 INTOSC 和 INTOSC 后分频器以及 INTRC 时钟源。

IDLEN

OSCCON 位 模块时钟

(1)

SCS1:SCS0<1:0> CPU

0 N/A

关闭 关闭无——所有时钟被禁止

提供时钟 提供时钟 主时钟——LP、 XT、 HS、 HSPLL、 RC、 EC

提供时钟 提供时钟辅助时钟——Timer1 振荡器
提供时钟 提供时钟 内部振荡器模块

关闭 提供时钟 主时钟——LP、 XT、 HS、 HSPLL、 RC 和

关闭 提供时钟辅助时钟——Timer1 振荡器
关闭 提供时钟 内部振荡器模块

外设

可用时钟和振荡器源

(2)

(2)

(2)

。

和内部振荡器模块
这是正常的全功耗执行模式。

EC

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PIC18F2423/2523/4423/4523

3.1.3 时钟转换和状态指示

在两个时钟源之间进行转换所需的时间长度是旧时钟源
的两个周期与新时钟源的三到四个周期的和。此公式假
设新时钟源是稳定的。

以下三位用于指明当前的时钟源及其状态。它们是：

•OSTS（OSCCON<3>）

•IOFS（OSCCON<2>）

• T1RUN （T1CON<6>）

一般来说，在一个给定的功耗管理模式中，这三个位中
只有一个位会置 1。当 OSTS 位置 1 时，表明由主时钟

提供器件时钟。当 IOFS 位置 1 时，表明由 INTOSC 输
出提供稳定的 8MHz的时钟源到分频器，实际上由分频
器驱动器件时钟。当 T1RUN 位置 1 时，表明由 Timer1
振荡器提供时钟源。如果这些位均不置 1，则表明要么
由 INTRC 时钟源为器件提供时钟信号，要 么 INTRC 时
钟源尚未稳定。

如果用 FOSC3:FOSC0 配置位将内部振荡器模块配置
为主时钟源，则在 PRI_RUN 或 PRI_IDLE 模式中，

OSTS和IOFS位可能同时置1。这表示主时钟（INTOSC
输出）正 在产生稳定的 8MHz输出。进入工作频率相同

的另一个功耗管理 RC 模式将清零 OSTS 位。

注 1： 在仅修改 IRCF 位时应该特别小心。如果

DD 电压小于 3V，可以选择比低 VDD 电

V

压所能支持的时钟速度更高的速度。违反
VDD/FOSC 规范会导致器件运行不 正常

（见图 26-1 和图 26-2）。

2： 执行SLEEP指令并不一定会将器件置于休

眠模式。它只是作为触发条件，让器件进
入休眠模式或一种空闲模式，具体何种模

式由 IDLEN 位的设置决定。

3.1.4 多条 SLEEP 命令

使用 SLEEP 指令调用功耗管理模式时，具体进入何种模
式由该指令执行时 IDLEN位的设置决定。如果执行了另
一条 SLEEP 指令，器件将进入由此时 IDLEN 位指定的
功耗管理模式。如果 IDLEN 位已更改，器件将进入由新
的设置指定的新的功耗管理模式。进入和退出空闲模式
不会影响 IDLEN 位的状态。

3.2 运行模式

在运行模式中，内核和外设的时钟都是激活的。这些运
行模式之间的区别就在于时钟源的不同。

3.2.1 PRI_RUN 模式

PRI_RUN 模式是单片机的正常全功耗执行模式。除非

使能了双速启动 （详细信息，请参见第 23.3 节 “双速
启动”），该模式也是器件复位后的默认模式。在此模式

下， OSTS 位置 1。如果内部振荡器模块为主时钟源，
IOFS 位也可能置 1 （见第 2.7.1 节 “振荡器控制寄存

器”）。

3.2.2 SEC_RUN 模式

SEC_RUN 模式与其他 PIC18 器件提供的“时钟切换”

功能兼容。在此模式下，CPU 和外设将 Timer1 振荡器
作为时钟源。这允许用户在使用高精度时钟源的情况下

仍可获得较低的功耗。
通过将 SCS1:SCS0 位置为 01 进入 SEC_RUN 模式。

器件时钟源被切换到 Timer1 振荡器（见图 3-1），主振
荡器被关闭， T1RUN 位 （T1CON<6>）被置 1 并且

OSTS 位被清零。

注： Timer1 振荡器应该在进入 SEC_RUN 模式

之前就已经运行了。如果在 SCS1:SCS0位
被置为 01 时 T1OSCEN 位没有置 1，就不
会进入 SEC_RUN 模式。如果 Timer1 振荡
器已经被使能，但没有开始运行，器件时
钟将会延时直到该振荡器起振。在这种情
况下，最初的振荡器运行很不稳定，可能
会导致无法预料的结果。

在从 SEC_RUN 模式转换到 PRI_RUN 模式期间，外设
和 CPU 继续使用 Timer1 振荡器作为时钟源，直到主时

钟启动。当主时钟准备好以后，时钟切换回主时钟（见
图 3-2）。当时钟切换完成后，T1RUN 位被清零，OSTS

位被置 1 并且由主时钟提供器件时钟。这种唤醒不会影
响 IDLEN 和 SCS 位。 Timer1 振荡器继续运行。

DS39755A_CN 第 34 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

图 3-1： 进入 SEC_RUN 模式的转换时序

Q4Q3Q2

Q1

Q1

Q4Q3Q2 Q1 Q3Q2

T1OSI
OSC1

CPU

时钟

外设
时钟

程序

计数器

注 1 ：时钟转换通常发生在 2-4 个 T

123 n-1n

时钟转换

OSC 内。

(1)

PC + 2PC

图 3-2： 从 SEC_RUN 模式切换到 PRI_RUN 模式的转换时序（HSPLL）

T1OSI

OSC1

PLL 时钟

输出

CPU 时钟

外设
时钟

程序

计数器

Q1 Q3 Q4

(1)

TOST

PC

Q3 Q4 Q1

Q2 Q2 Q3

(1)

TPLL

12 n-1n

时钟

(2)

转换

PC + 2

Q1

PC + 4

Q2

PC + 4

SCS1:SCS0 位改变

注 1：TOST = 1024 TOSC ； TPLL = 2 ms （近似值）。这些时间间隔未按比例绘制。

2：时钟转换通常发生在 2-4 个 T

OSC 内。

OSTS位置 1

3.2.3 RC_RUN 模式

在 RC_RUN 模式下，内部振荡器模块使用 INTOSC 多
路开关的输出作为 CPU 和外设的时钟源。在 此 模式下，

主时钟关闭。在使用 INTRC 时钟源时，此模式是在代
码执行期间所有运行模式中最节省功耗的运行模式。它
非常适用于对时序要求不高或者不是一直需要高速时钟
的应用。

如果主时钟源为内部振荡器模块（INTRC 或 INTOSC），
在代码执行期间， PRI_RUN 和 RC_RUN 这两种模式区
别不大。但是 在 进入和退出 RC_RUN 模式时会发生时钟
切换延时。因此，如果主时钟源为内部振荡器模块，建
议不要使用 RC_RUN 模式。

通过将 SCS1 位置 1 可以进入此模式。虽然 SCS0 位可
以被忽略，但还是建议将 SCS0 位清零，从而保证与未

来器件的软件兼容性。当将时钟源切换到 INTOSC多路
开关 （见图 3-3）时，主振荡器将被关闭并且 OSTS 位

被清零。在任何时候更改 IRCF 位可以立即更改时钟速
度。

注： 在仅修改 IRCF 位时应该特别小心。如果

DD 电压小于 3V，可以选择比低 VDD 电压

V

所能支持的时钟速度 更 高 的速 度。违反

VDD/FOSC 规范会导致器件运行不正常（见
图 26-1 和图 26-2）。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 35 页

PIC18F2423/2523/4423/4523

如果 IRCF 位和 INTSRC 位均被清零，将禁止 INTOSC
输出并且 IOFS 位将保持清零；不会有关于当前时钟源

的任何指示。由 INTRC 时钟源提供器件时钟。
如果IRCF位从全清零状态发生改变（因而使能INTOSC

输出），或者 INTSRC 被置 1，在 INTOSC 输出稳定后
IOFS 位将被置 1。在一个 T

IOBST 间隔之后， INTOSC

时钟源趋于稳定，此时器件时钟继续运行。
如果之前的 IRCF 为一个非零值，或者在设置 SCS1 之

前 INTSRC 已经置 1 并且 INTOSC 已达到稳定，那么
IOFS 位将保持置 1 状态。

图 3-3： 到 RC_RUN 模式的转换时序

Q4Q3Q2

Q1

123 n-1n

时钟转换

INTRC

OSC1

CPU

时钟

外设
时钟

程序

计数器

Q1

在从 RC_RUN 模式转换到 PRI_RUN 模式期间，在主
时钟处于启动状态时，器件将继续使用 INTOSC多路开
关的输出作为时钟源。当主时钟准备好以后，时钟切换

到主时钟（见图 3-4）。当时钟切换完成后，IOFS 位被
清零，OSTS 位被置 1 并且由主时钟提供器件时钟。这

种切换不会影响 IDLEN 和 SCS 位。如果使能了 WDT
或故障保护时钟监视器， INTRC 时钟源将继续运行。

Q4Q3Q2 Q1 Q3Q2

(1)

PC + 2PC

PC + 4

注 1 ：时钟转换通常发生在 2-4 个 T

OSC 内。

图 3-4： 从 RC_RUN 模式切换到 PRI_RUN 模式的转换时序

Q1

Q4

Q1

INTOSC

复用器

OSC1

PLL 时钟

输出

CPU 时钟

外设
时钟

程序

计数器

SCS1:SCS0 位改变

注 1：TOST = 1024 TOSC ； TPLL = 2 ms （近似值）。这些时间间隔未按比例绘制。

2：时钟转换通常发生在 2-4 个 T

TOST

(1)

PC

OSC 内。

Q2

Q3

(1)

TPLL

OSTS 位置 1

12

时钟

转换

n-1 n

(2)

PC + 2

Q2

Q3 Q4

Q1

Q2

PC + 4

Q3

DS39755A_CN 第 36 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

3.3 休眠模式

PIC18F2423/2523/4423/4523 器件的功耗管理休眠模式和
所有其他 PIC 器件提供的传统休眠模式相同 。通过清零
IDLEN 位（器件复位时的默认状态）并执行 SLEEP 指令即
可进入此模式。这将关闭所选择的振荡器（见图 3-5），并
将所有的时钟源状态位清零。

从任何其他模式进入休眠模式不需要切换时钟。这是因
为单片机一旦进入休眠模式就不需要时钟了。如果选择
了WDT，INTRC时钟源将继续工作。如果使能了Timer1

振荡器，它也将继续运行。

当在休眠模式中发生唤醒事件时 （通过中断、复位或

WDT 超时），在 时 钟源（通过 SCS1:SCS0 位选择）准
备好之前器件将没有时钟源 （见图 3-6），或者如果使

能了双速启动或故障保护时钟监视器，它将使用内部振
荡器模块作为时钟源 （见第 23.0 节“CPU 的特殊功
能”）。在 这两种情况下，当由主时钟提供器件时钟时，
OSTS位将置 1。这种唤醒不会影响 IDLEN 和 SCS 位。

图 3-5： 进入休眠模式的转换时序

Q4Q3Q2

Q1Q1

OSC1

3.4 空闲模式

空闲模式允 许在外设继 续 工作的同时关闭单片机的

CPU。选择特定的空闲模式允许用户进一步管理功耗。
如果在执行 SLEEP 指令时，IDLEN 位被置为 1，外设将

使用由 SCS1:SCS0 位选择的时钟源，而 CPU 没有时钟

源。时钟源状态位不受影响。将 IDLEN置1并执行SLEEP
指令可以从给 定的运行模式快速切换到相应的空闲模

式。
如果选择了 WDT， INTRC 时钟源将继续工作。如果使

能了 Timer1 振荡器，它也将继续运行。
由于 CPU 没有执行指令，器 件 只能通过中断、WDT 超

时或复位从空闲模式退出。当发生唤醒事件时，CPU会
在其准备好执行代码前延时一个 T
中的参数 38）。当 CPU 开始执行代码时，它将沿用当
前空闲模式所使用的时钟源。例如，当从 RC_IDLE 模
式唤醒时，将使用内部振荡器模块为 CPU 和外设提供
时钟（即 RC_RUN 模式）。这种唤醒不会影响 IDLEN
和 SCS 位。

当处于任何空闲模式或休眠模式中时， WDT 超时会导
致 WDT 唤醒并进入当前由 SCS1:SCS0 位指定的运行
模式。

CSD 间隔 （表 26-10

CPU

时钟

外设
时钟

休眠

程序

计数器

PC + 2PC

图 3-6： 从休眠模式唤醒的时序转换（HSPLL）

Q1 Q2 Q3 Q4 Q1 Q2

OSC1

PLL 时钟

输出

CPU 时钟

外设

时钟

程序

计数器

注 1：T

(1)

Tost

唤醒事件

OST = 1024 TOSC； TPLL = 2 ms （近似值）。这些时间间隔未按比例绘制。

TPLL

PC

OSTS 位置 1

(1)

Q3 Q4 Q1 Q2

PC + 2

Q3 Q4

PC + 4

Q1 Q2 Q3 Q4

PC + 6

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PIC18F2423/2523/4423/4523

3.4.1 PRI_IDLE 模式

在三种低功耗空闲模式中，只有该模式不会禁止主器件
时钟。由于时钟源不需要“热身”或是从其他振荡器转

换过来，选用此模式可以使对时间要求较高的应用以最
快的速度恢复器件运行并使用较精确的主时钟源。

可以通过将 IDLEN 位置 1 并执行 SLEEP 指令以实现从
PRI_RUN 模式进入 PRI_IDLE 模式。如果器件在另一

种运行模式，可以先将 IDLEN 位置 1，然后清零 SCS
位并执行 SLEEP。虽然 CPU 已被禁止，但外设仍继续
使用由FOSC3:FOSC0配置位指定的主时钟源为其提供
时钟信号。 OSTS 位保持置 1 （见图 3-7）。

当发生唤醒事件时，由主时钟源为 CPU 提供时钟。在 唤
醒事件和代码执行开始之间需要一个T

CSD间隔的延时。

该延时用来让 CPU 做好执行指令的准备。在 唤醒之后，
OSTS 位保持置 1 状态。这种唤醒不会影响 IDLEN 和
SCS 位 （见图 3-8）。

图 3-7： 进入空闲模式的转换时序

Q1

Q1

Q2

Q3

Q4

3.4.2 SEC_IDLE 模式

在 SEC_IDLE 模式下， CPU 被禁止，但外设继续将
Timer1 振荡器作为时钟源。可以通过将 IDLEN 位置 1

并执行 SLEEP 指令从 SEC_RUN 模式进入此模式。如
果器件处于另一种运行模式，首先将 IDLEN 位置 1，然
后将 SCS1:SCS0 置为 01 并执行 SLEEP。当时钟源切

换到 Timer1 振荡器时，主振荡器关闭， OSTS 位被清
零并且 T1RUN 位置 1。

当唤醒事件发生时，外设继续将 Timer1 振荡器作为时
钟源。唤醒事件发生后经过一个 T
开始执行代码并使用 Timer1 振荡器作为其时钟源。这
种唤醒不会影响 IDLEN 和 SCS 位。Timer1 振荡器继续
运行 （见图 3-8）。

注： Timer1 振荡器应该在进入 SEC_IDLE模式

之前就已经运行了。如果执行 SLEEP 指令
时T1OSCEN位没有置 1，就会忽略 SLEEP
指令并不会进入 SEC_IDLE 模式。如果使
能了 Timer1 振荡器，但它尚未运行，外设
时钟将会延时直到该振荡器起振。在这种
情况下，最初的振荡器运行很不稳定，可
能会导致无法预料的结果。

CSD 时间间隔， CPU

OSC1

CPU 时钟

外设
时钟

程序

计数器

PC

图 3-8： 从空闲模式唤醒进入运行模式的转换时序

Q1 Q3 Q4

OSC1

CPU 时钟

外设
时钟

程序

计数器

　唤醒事件

TCSD

PC

PC + 2

Q2

DS39755A_CN 第 38 页 初稿  2007 Microchip Technology Inc.

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3.4.3 RC_IDLE 模式

RC_IDLE 模式禁止 CPU，但仍继续由使用 INTOSC 多

路开关的内部振荡器模块为外设提供时钟。该模式允许
在空闲期间对功耗进行控制。

可以通过将IDLEN位置 1并执行SLEEP指令从RC_RUN

模式进入此模式。如果器件处于另一种运行模式，可以
先将 IDLEN 位置 1，然后再将 SCS1 位置 1 并执行

SLEEP。虽然 SCS0 的值常常被忽略，但仍建议将其清
零，这将保证与未来器件的软件兼容性。通过在执行

SLEEP指令之前修改 IRCF 位可以使用 INTOSC 多路开
关来选择更高的时钟频率。当时钟源切换到 INTOSC 多
路开关时，主振荡器被关闭， OSTS 位被清零。

如果 IRCF 位被设置为任何非零值，或 者 INTSRC 位被

置 1，就会使能 INTOSC 输出。在一个 T

（表 26-10 中的参数 39）之后 INTOSC 输出将趋于稳

定，随后 IOFS 位 置 1。外设的时钟 继续运行直 到
INTOSC 时钟源趋于稳定。如果之前的 IRCF 位为一个

非零值或者在执行 SLEEP 指令之前 INTSRC已置 1，并
且当前 INTOSC 源已经稳定，IOFS位将保持置 1状态。

如果IRCF和 INTSRC位全部清零，就不会使能INTOSC
输出， IOFS 位将保持清零状态，此时将不会有当前时
钟源的任何指示。

当唤醒事件发生时，外设继续将 INTOSC 多路开关作为

时钟源。在唤醒事件后的 T
用 INTOSC 多路开关作为时钟源执行代码。这种唤醒不
会影响 IDLEN 和 SCS 位。如果使能了 WDT 或故障保
护时钟监视器， INTRC 时钟源将继续运行。

CSD 间隔之后，CPU 开始使

IOBST 间隔

3.5 退出空闲和休眠模式

由中断、复位或 WDT 超时触发从休眠模式或任何空闲
模式的退出。本节将讨论从功耗管理模式退出的触发方
式。在每种功耗管理模式中我们已经讨论过其时钟源子

系统的作用 （见第 3.2 节 “运行模式”、第 3.3 节“休
眠模式”和第 3.4 节 “空闲模式”）。

3.5.1 通过中断退出

任何可用的中断源都可导致器件从空闲模式或休眠模式
退出到运行模式。要使能此功能，必须将对应 INTCON
或 PIE 寄存器中的中断源允许位置 1 来允许中断源。当
相应的中断标志位置 1 时，触发退出操作。

当通过中断从空闲或休眠模式退出时，如果 GIE/GIEH
位 （INTCON<7>）置 1，程序就会跳转到中断向量处
执行代码。否则代码就会顺序执行或重新开始执行，而
不跳转 （见第 9.0 节“中断”）。

唤醒事件之后需要一个固定的 T
才会退出休眠和空闲模式。CPU 需要此延时来准备执行
代码。在延时后的第一个时钟周期重新开始执行指令。

CSD 间隔的延时，器件

3.5.2 通过 WDT 超时退出

WDT 超时根据超时发生时器件所处的不同功耗管理模

式会引发不同的操作。

如果器件不在执行代码 （所有空闲模式和休眠模式），超
时将导致从功耗管理模式退出（见第 3.2 节“运行 模式”
和第 3.3 节“休眠模式”）。如 果器件正在执行代码（所
有运行模式），超时将导致 WDT 复位（见第 23.2 节“ 看
门狗定时器 （WDT）”）。

执行 SLEEP 或 CLRWDT 指令、当前选择的时钟源失效

（如果使能了故障保护监视器）以及如果器件时钟源为

内部振荡器模块，修改 OSCCON 寄存器中的 IRCF位，
均将清零 WDT 定时器和后分频器。

3.5.3 通过复位退出

通常，器件通过振荡器起振定时器（OST）保持在复位

状态，直到主时钟就绪。主 时 钟就绪后，OSTS位置 1，
器件开始执行代码。如果以内部振荡器模块作为新的时

钟源，则 IOFS 位将置 1。

从复位状态退出到开始执行代码之间的延迟时间由唤醒
前后的时钟源以及主时钟振荡器的类型（如果新的时钟
源为主时钟）决定。表 3-2 总结了退出延时。

可以在主时钟就绪之前开始执行代码。如果使能了双速
启动 （见第 23.3 节 “双速启动”）或故障保护时钟监

视器（见第 23.4 节“故障保护时钟监视器”），器件可
以在复位源被清除之后马上开始执行代码。由内部振荡
器模块驱动的 INTOSC多路开关的输出作为代码执行的
时钟源。执行代码时，由内部振荡器模块提供时钟源直
到主时钟就绪；或者 在主时钟就绪前进入功耗管理 模
式，随后将关闭主时钟。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 39 页

PIC18F2423/2523/4423/4523

3.5.4 在没有振荡器起振延时的情况下退出

从某些功耗管理模式退出完全不需要 OST 延时。有以
下两种情形：

• 主时钟源不停止的 PRI_IDLE 模式

• 主时钟源不是 LP、XT、HS或 HSPLL 中的任意一

在这些情况下，要么 主时钟源已经在 运行

（PRI_IDLE） ，要么它本来就不需要振荡器起振延时
（RC、 EC 和 INTIO 振荡器模式）。但是，当器件退出

休眠和空闲模式时，在唤醒事件之后仍然需要一个固定

CSD 间隔的延时，以便让 CPU 准备好执行代码。在

的 T

延时后的第一个时钟周期重新开始执行指令。

种模式

表 3-2： 通过复位从休眠模式或任何空闲模式唤醒的退出延时 （按时钟源分类）

唤醒之前的时钟源 唤醒之后的时钟源 退出延时

LP、 XT 或 HS

主器件时钟

（PRI_IDLE 模式）

T1OSC 或 INTRC

INTOSC

(1)

(2)

无

（休眠模式）

注 1： 当从休眠模式和所有空闲模式唤醒时都需要 T

第 3.4 节“空闲模式”）。复位时， INTOSC 默认值为 1 MHz。

2： 包括 INTOSC 8 M Hz 时钟源和后分频器产生的频率。
3： T

OST 是振荡器起振定时器的延迟时间（参数 32）。 t

后者也被称为 T

4： 在 INTOSC 稳定周期——T

PLL。

IOBST （参数 39）延时期间，代码继续执行。

HSPLL

EC 或 RC

INTOSC

(2)

LP、 XT 或 HS

EC 或 RC

INTOSC

(1)

LP、 XT 或 HS

EC 或 RC

INTOSC

(1)

LP、 XT 或 HS

EC 或 RC

INTOSC

(1)

(1)

CSD

T

(3)

OST

T

(3)

rc

(1)

CSD

T

(4)

TIOBST

(4)

OST

T

(3)

rc

(1)

CSD

T

无

(3)

OST

T

(3)

rc

(1)

CSD

T

(4)

TIOBST

CSD （参数 38）延时，该延时与所需的其他延时并行（见

是 PLL 锁定延时定时器的延迟时间（参数 F12）。

rc

时钟就绪状态位

（OSCCON）

OSTS

IOFS

OSTSHSPLL TOST + t

IOFS

OSTSHSPLL TOST + t

IOFS

OSTSHSPLL TOST + t

IOFS

DS39755A_CN 第 40 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

4.0 复位

PIC18F2423/252 3/4423/4523 器件有以下几种不同的复
位方式：

a） 上电复位 （POR）
b）正常工作状态下的 MCLR
c） 功耗管理模式下的 MCLR 复位
d） 看门狗定时器 （WDT）复位 （执行程序期间）
e） 可编程欠压复位 （BOR）
f） RESET 指令
g） 堆栈满复位
h） 堆栈下溢复位

本节将讨论由 MCLR

、 POR 和 BOR 产生的复位，并

涉及各种启动定时器的工作方式。堆栈复位事件将在
第 5.1.2.4 节“堆栈满和下溢复位”中讨论。 WDT 复
位将在第 23.2 节“看门狗定时器 （WDT）” 中讨论。

图 4-1：片上复位电路的简化框图

RESET

指令

堆栈

指针

复位

堆栈满 / 下溢复位

外部复位

图 4-1 给出了片上复位电路的简化框图。

4.1 RCON 寄存器

通过 RCON 寄存器 （寄存器 4-1）跟踪器件复位事件。
该寄存器的低5位表明是否已经发生了特定的复位事件。
在大多数情况下，只能通过事件将这些位清零，而且必

须在事件发生后由应 用程序将它们置 1。需要读取所有 这
些标志位来确定刚发生的复位的类型。在第 4.6 节“寄
存器的复位状态”中对此进行了更详细 的说明。

RCON 寄存器中还有设置中断优先级的控制位（IPEN）和
对 BOR 进行软件控制的控制位（SBOREN）。在第 9.0 节

“中断”中讨论了中断优先级。在第 4.4 节“欠压复位
（BOR）”中讨论 了 BOR。

Sleep

WDT

超时

DD 上升

欠压
复位

OST

PWRT

MCLRE

POR 脉冲

BOREN

1024 个周期

10 位异步计数器

65.5 ms

11 位异步计数器

MCLR

VDD

OSC1

注 1： 这是来自内部振荡器模块的 INTRC 时钟源，它与 CLKI 引脚上的 RC 振荡器无关。

2： 超时情况请参见表 4-2。

( )_IDLE

V

沿检测

OST/PWRT

32 µs

(1)

INTRC

S

Chip_Reset

R

Q

使能 PWRT

使能 OST

(2)

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PIC18F2423/2523/4423/4523

寄存器 4-1： RCON：复位控制寄存器

R/W-0 R/W-1

IPEN SBOREN

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

(1)

U-0 R/W-1 R-1 R-1 R/W-0

—RITO PD POR BOR

(2)

R/W-0

bit 7

bit 6

bit 5
bit 4

bit 3

bit 2

bit 1

bit 0

IPEN：中断优先级使能位

1 = 使能中断优先级
0 = 禁止中断优先级 （PIC16CXXX 兼容模式）

(2)

(1)

SBOREN：BOR 软件使能位

如果 BOREN1:BOREN0 = 01：
1 = 使能 BOR
0 = 禁止 BOR

BOREN1:BOREN0 = 00、 10 或 11：

如果

该位被禁止并读为 0。
未实现：读为 0

RI

：RESET 指令标志位

1 = 未执行 RESET 指令 （只能由固件置 1）
0 = 已执行了 RESET 指令，导致器件复位 （必须在发生复位后由软件置 1）

TO

：看门狗超时标志位

1 = 通过上电、 CLRWDT 指令或 SLEEP 指令置 1
0 = 发生了 WDT 超时溢出

PD

：掉电检测标志位

1 = 通过上电或 CLRWDT 指令置 1
0 = 通过执行 SLEEP 指令置 1

POR

：上电复位状态位

1 = 未发生上电复位 （只能由固件置 1）
0 = 已发生上电复位 （必须在发生上电复位后由软件置 1）

：欠压复位状态位

BOR

1 = 未发生欠压复位 （只能由固件置 1）
0 = 已发生欠压复位 （必须在发生欠压复位后由软件置 1）

注 1： 如果使能了 SBOREN 位，其复位状态为 1 ；否则为 0。

2： POR 的实际复位值由器件复位的类型决定。更多信息，请参见本寄存器下方的 “注”和第 4.6 节“寄存

器的复位状态”。

注 1： 建议在检测到上电复位后，将 POR 位置 1，以便继续检测后续的上电复位。

2： 当 BOR

DS39755A_CN 第 42 页 初稿  2007 Microchip Technology Inc.

为 0 并且 POR 为 1 时（假定在 POR 之后立即用软件将 POR 置 1），可以说已发生了欠压复位。

PIC18F2423/2523/4423/4523

4.2 主复位 （MCLR）

MCLR 引脚提供了用外部硬件触发器件复位的方法。将
该引脚拉低可以产生复位信号。这些器件在 MCLR

复位

路径上有一个噪声滤波器，该滤波器检测并滤除小的干

扰脉冲。
任何内部复位，包括 WDT 复位，均不能将 MCLR

引脚

驱动为低电平。
在 PIC18F2423/2523/4423/4523 器件中，可以用

MCLRE 配置位禁止 MCLR

输入。当禁止 MCLR 时，

该引脚将成为一个数字输入引脚。更多信息，请参见

第 10.5 节“PORTE、 TRISE 和 LATE 寄存器”。

4.3 上电复位 （POR）

只要当 VDD 上升到某个门限时，就会在片上产生上电复
位脉冲。这使得 V
器件会以初始化状态启动。

为了利用 POR 电路，需要将 MCLR 引脚通过一个电阻

（阻值范围为 1kΩ 到 10 kΩ）连 接到 V

去产生上电复位延时通常所需的外部 RC 元件。V

最小上升速率已指定 （参数 D004）。上升速率缓慢的
情况，请参见图 4-2。

当器件开始正常工作 （即，退出复位状态）时，器件的
工作参数 （电压、频率和温度等）必须得到满足，以确
保其正常工作。如果不满足这些条件，那么器件必须保
持在复位状态，直到满足工作条件为止。

POR 事件 由 POR
POR 时，该位的状态就会被置为 0 ；任何其他复位事
件均不能改变它。任何硬件事件均不能将 POR

1。要 捕获多个事件，用户必须在 POR 之后用软件手动
将该位复位为 1。

DD 达到满足器件正常工作的数值时，

DD。这 样可以省

DD 的

位 （RCON<1>）捕获。每当发生

复位为

图 4-2： 外部上电复位电路 （VDD 缓慢上电

的情况）

V

VDD

注 1： 仅当 VDD 上电速率过慢时才需要外部上电复

DD

D

R

R1

C

位电路。二极管 D 有助于在 V
容迅速放电。

2： 建议 R < 40 kΩ，确 保 电阻 R 两 端压降符合器

件的电气规范。

3： R1 ≥ 1 kΩ 将限制任何电流从外部电容 C 流入

，以避免由于静电放电（El ectrostatic

MCLR
Discharge， ESD）或 电过载 （Electrical
Overstress， EOS）导致 MCLR

坏。

MCLR

PIC18FXXXX

DD 掉电时使电

/VPP 引脚损

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 43 页

PIC18F2423/2523/4423/4523

4.4 欠压复位 （BOR）

PIC18F2423/252 3/4423/4523器件带有一个 BOR 电路，
它将为用户 提供一系列配置和 节 能选项。 BOR 由

BORV1:BORV0 和 BOREN1:BOREN0 配置位控制。总
共有 4 种 BOR 配置，归纳在表 4-1 中。

BOR 门限值由 BORV1:BORV0 位设置。如果使能了
BOR，当 V
大于 T
到 V

生复位。发生欠压复位以后，芯片将保持这种状态，直
至 V

如果使能了上电延时定时器，则它将在 V
V

BOR 之后开始工作，并使芯片在延时 TPWRT（参数 33）

期间保持复位。如 果 在上电延时定 时器运行过程中，
VDD 电压降到了 VBOR 以下，芯片将重新回到欠压复位
状态并且上电延时定时器会恢复为初始状态。一旦 V
电压上升到 VBOR 以上，上电延时定时器将重新执行延

时。
BOR 和上电延时定时器 （PWRT）是分别配置的。使

能 BOR 复位并不会自动使能 PWRT。

4.4.1 用软件使能 BOR

当 BOREN1:BOREN0 = 01 时，用户可以用软件使能或

禁止 BOR。这可通过控制位 SBOREN （RCON<6>）
完成。如前所述，将 SBOREN 置 1 可使能 BOR。清零
SBOREN 将完全禁止 BOR。SBOREN 位只工作在这个
模式，其他情况下它将读为 0。

DD 跌落到低于 VBOR （参数 D005）的时间

BOR （参数 35）就会复位器件。如果 VDD 跌落

BOR 以下的时间小于 TBOR 可能发生也可能不会发

DD 上升到 VBOR 以上。

DD 上升到超过

DD

用软件控制 BOR 位可使用户能更灵活地定制应用程序
以使其适应环境，而无需通过对器件重新编程来更改
BOR 配置。它还允许用户通过减少 BOR 消耗的电流，
用软件调节器件的功耗。虽然 BOR 的电流通常很小，
但是它可能对低功耗应用有一些影响。

注： 即使当 BOR 受软件控制时， BOR 复位电

平仍将由 BORV1:BORV0 配置位设置。该
值不能用软件更改。

4.4.2 检测 BOR

使能 BOR 后，当发生 BOR 或 POR 事件时，BOR位总
是复位为 0。因此只通过读 BOR
否发生过 BOR 事件。更可靠的方法是同时检查 POR

的状态。假定在发生任何 POR 事件后，POR 位被

BOR

立即用软件复位为 1。如果 BOR
那么就可以断定已经发生了 BOR 事件。

位的状态很难确定是

和

为 0 同时 POR 为 1，

4.4.3 在休眠模式下禁止 BOR

当 BOREN1:BOREN0 = 10 时， BOR 受硬件控制并且

像前面描述的那样工作。每当器件进入休眠模式时，就
会自动禁止 BOR。当器件返回到任何其他工作模式时，
又将自动重新使能 BOR。

此模式使应用能在有效执行代码的同时从欠压状态 恢
复，这也是器件最需要 BOR 保护的状况。同时，通过

消除增加的 BOR 电流，可以省去休眠模式下的额外功
耗。

表 4-1： BOR 配置

BOR 配置

BOREN1 BOREN0

00
01
10
11

SBOREN

（RCON<6>）

的状态
无关位 禁止 BOR ；必须对配置位重新编程才能使能 BOR。

可用 用软件使能 BOR ；工作模式由 SBOREN 控制。

无关位 用硬件在运行和空闲模式下使能 BOR，在休眠模式下禁止。
无关位 用硬件使能 BOR。

BOR 操作

DS39755A_CN 第 44 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

4.5 器件复位定时器

PIC18F2423/2523/4423/4523 器件包含了三个独立的片
上定时器，有助于调节上电复位过程。它们的主要功能
是确保在代码执行之前器件时钟稳定。这些定时器是：

• 上电延时定时器 （PWRT）

• 振荡器起振定时器 （OST）

•PLL锁定延时定时器

4.5.1 上电延时定时器 （PWRT）

PIC18F2423/2523/4423/4523 器件的上电延时定时器

（PWRT）是一个 11 位计数器，它使用 INTRC 时钟源

作为时钟输入。该 定时器可产生大约
2048 x 32 µs=65.6ms的时间间隔。PWRT计数期间，
器件保持在复位状态。

上电延时时间取决于 INTRC 时钟，并且由于温度和工
艺的不同，不同器件的延迟时间也将各不相同。详情请

参见直流参数 33。
通过清零 PWRTEN

4.5.2 振荡器起振定时器 （OST）

在 PWRT 延时 （参数 33）结束以后，由振荡器起振定
时器 （OST）提供 1024 个振荡周期 （来自 OSC1 输
入）的延时，从而确保晶振或谐振器已起振并足够稳定
可以为控制器提供时钟。振荡器可能需要更长时间以满

足其频率容差规范。
只有在 XT、LP、HS 和 HSPLL 模式下，并且仅当发生

上电复位或从大多数功耗管理模式退出时，才启用 OST
延时。

配置位可使能 PWRT。

4.5.3 PLL 锁定延时定时器

当在 PLL 模式下使能 PLL 时，上电复位后的延时时序
与其他振荡器模式略有不同。在 PLL 模式下需要使用一

个独立的定时器来提供一段足够让PLL锁定到主振荡器
频率的固定延时。PLL锁定延时（T
且在振荡器起振延时后发生。

PLL）通 常 为 2 ms，

4.5.4 延时时序

上电延时时序如下：

1. 清除 POR 脉冲。

2. 启用 PWRT 延时 （如果使能）。

3. 启用 OST 延时。振荡器在此周期的开始起振。

4. PLL 锁定延时 （如果使用 HSPLL 模式）。

总延迟时间将取决于振荡器的配置和 PWRT 的状态。
图 4-3、图 4-4、图 4-5、图 4-6 和图 4-7 各自描述了

不同的上电延时时序，其 中 上电延时定时器被使能，并
且器件工作在 HS 振荡器模式下。图 4-3 到图 4-6 也适

用于在 XT 或 LP 模式下工作 的器 件。 对于 工作 在 RC
模式下的器件以及禁止了 PWRT 的器件，将根本没有

延时。
由于延时是由 POR 脉冲触发的，因此如果 MCLR

足够长时间的低电平，所 有 延时都将结束。将 MCLR
平拉高后器件将立即开始执行代码 （图 4-5）。这对于
测试或同步多个并行工作的 PIC18FXXXX 器件是非常

有用的。

保持

电

表 4-2： 不同情形下的延时

振荡器配置

HSPLL 66 ms
HS、 XT 和 LP
EC 和 ECIO
RC 和 RCIO
INTIO1 和 INTIO2

注 1：66 ms （65.5 ms）是上电延时定时器 （PWRT）延迟时间的标称值。

2：2 ms 是 PLL 锁定所需的标称时间。

PWRTEN

(1)

+ 1024 TOSC + 2 ms

(1)

66 ms

66 ms
66 ms
66 ms

上电复位

= 0 PWRTEN = 1

+ 1024 TOSC 1024 TOSC 1024 TOSC

(1)
(1)
(1)

(2)

和欠压复位

(2)

1024 TOSC + 2 ms

——
——
——

(2)

从功耗管理模式退出

1024 TOSC + 2 ms

(2)

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PIC18F2423/2523/4423/4523

图 4-3： 上电延时时序（MCLR 连接到 VDD， VDD 电压上升时间 < TPWRT）

VDD

MCLR

内部 POR

TPWRT

PWRT延时

OSC1

OST 延时

内部复位

图 4-4： 上电延时时序（MCLR

VDD

MCLR

内部 POR

PWRT延时

OSC1

OST 延时

TOST

在 TOST 结束之前上升）

TPWRT

TOST

内部复位

图 4-5： 上电延时时序（MCLR

VDD

MCLR

内部 POR

PWRT延时

OSC1

OST 延时

内部复位

DS39755A_CN 第 46 页 初稿  2007 Microchip Technology Inc.

在 TOST 结束之后上升）

T

PWRT

TOST

PIC18F2423/2523/4423/4523

图 4-6： 缓慢 VDD 上升时间（MCLR 连接到 VDD， VDD 电压上升时间 > TPWRT）

3V

VDD

MCLR

内部 POR

PWRT 延时

OSC1

OST 延时

内部复位

0V

TPWRT

TOST

图 4-7： 在 PLL 使能时 POR 的延时时序（MCLR

VDD

MCLR

内部 POR

TPWRT

PWRT 延时

TOST

OSC1

OST 延时

PLL 延 时

内部复位

注： TOST = 1024 个 OSC1 周期。 TPLL ≈ 2 ms （至多）。

连接到 VDD）

TPLL

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PIC18F2423/2523/4423/4523

4.6 寄存器的复位状态

大多数寄存器不受复位的影响。在 POR 时这些寄存器
的状态不确定，而在其他复位时它们的状态不变。而剩

余寄存器则根 据不同的复 位类型被 强 制为 “复位 状
态”。

大多数寄存器不受 WDT唤醒的影响，这是因为 WDT唤

醒被视为对正常工作的恢复。如 表 4-3 所示，RCON 寄
存器中的状态位：RI
同的复位情形中会分别被置 1 或清零。可在软件中使用
这些状态位判断复位的性质。

、 TO、 PD、 POR 和 BOR，在不

表 4-4 描述了所有特殊功能寄存器的复位状态。可以将
这些复位状态分类为上电和欠压复位、主复位、WDT 复
位以及 WDT 唤醒。

表 4-3： RCON 寄存器的状态位、含义以及初始化状态

条件 程序计数器

上电复位
RESET 指令
欠压复位

功耗管理运行模式下的 MCLR

功耗管理空闲和休眠模式下的

复位

MCLR

全功耗或功耗管理运行模式期间的
WDT 超时

全功耗执行期间的 MCLR

堆栈满复位 （STVREN = 1）
堆栈下溢复位 （STVREN = 1）
堆栈下溢错误 （不是真正的复位，

STVREN = 0）
功耗管理空闲或休眠模式下的 WDT

超时

通过中断从功耗管理模式退出
图注： u = 不变

注 1： 当器件被中断唤醒且 GIEH 或 GIEL 置 1 时， PC 装入中断向量 （008h 或 0018h）。

2： 当软件使能 BOR 时 （BOREN1:BOREN0 配置位 = 01 且 SBOREN = 1）， POR 位的复位状态是 1 且所

有其他复位不能改变该状态。否则，其复位状态是 0。

复位

复位

0000h 11100 0 0
0000h 0uuuu u u
0000h 111u0 u u

0000h u1uuu u u
0000h u10uu u u

0000h u0uuu u u

0000h uuuuu u u
0000h uuuuu 1 u
0000h uuuuu u 1
0000h uuuuu u 1

PC + 2 u00uu u u

(1)

PC + 2

RI

uu0uu u u

RCON 寄存器 STKPTR 寄存器

TO PD POR BOR STKFUL STKUNF

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表 4-4：所有寄存器的初始化状态

MCLR

寄存器 适用器件

TOSU 2423 2523 4423 4523 ---0 0000 ---0 0000 ---0 uuuu
TOSH 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
TOSL 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
STKPTR 2423 2523 4423 4523 00-0 0000 uu-0 0000 uu-u uuuu
PCLATU 2423 2523 4423 4523 ---0 0000 ---0 0000 ---u uuuu
PCLATH 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
PCL 2423 2523 4423 4523 0000 0000 0000 0000 PC + 2
TBLPTRU 2423 2523 4423 4523 --00 0000 --00 0000 --uu uuuu
TBLPTRH 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
TBLPTRL 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
TABLAT 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
PRODH 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
PRODL 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
INTCON 2423 2523 4423 4523 0000 000x 0000 000u uuuu uuuu
INTCON2 2423 2523 4423 4523 1111 -1-1 1111 -1-1 uuuu -u-u
INTCON3 2423 2523 4423 4523 11-0 0-00 11-0 0-00 uu-u u-uu
INDF0 2423 2523 4423 4523 N/A N/A N/A
POSTINC0 2423 2523 4423 4523 N/A N/A N/A
POSTDEC0 2423 2523 4423 4523 N/A N/A N/A
PREINC0 2423 2523 4423 4523 N/A N/A N/A
PLUSW0 2423 2523 4423 4523 N/ A N/A N/A
FSR0H 2423 2523 4423 4523 ---- 0000 ---- 0000 ---- uuuu
FSR0L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
WREG 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
INDF1 2423 2523 4423 4523 N/A N/A N/A
POSTINC1 2423 2523 4423 4523 N/A N/A N/A
POSTDEC1 2423 2523 4423 4523 N/A N/A N/A
PREINC1 2423 2523 4423 4523 N/A N/A N/A
PLUSW1 2423 2523 4423 4523 N/ A N/A N/A

图注： u = 不变， x = 未知， - = 未实现位 （读为 0）， q = 值取决于具体条件。阴影单元表示不适用于指定器件。
注 1： INTCONx 或 PIRx 寄存器中的一位或多位会受到影响 （引起唤醒）。

2： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时， PC 装入中断向量 （0008h 或 0018h）。
3： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时，用 PC 的当前值更新 TOSU、 TOSH 和 TOSL。将 STKPTR 修改为指

向硬件堆栈的下一个存储单元。

4： 具体条件下的复位值，请参见表 4-3。
5： 根据所选择的振荡器模式使能 PORTA、 LATA 和 TRISA 中的 bit 6 和 bit 7。如果未被配置为 PORTA 引脚 ，则它们将被

禁止并读为 0。

上电复位，

欠压复位

复位，

WDT 复位，

RESET 指令，

堆栈复位

通过 WDT 或

中断唤醒器件

(3)
(3)
(3)
(3)

(2)

(1)
(1)
(1)

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表 4-4：所有寄存器的初始化状态 （续）

MCLR

寄存器 适用器件

FSR1H 2423 2523 4423 4523 ---- 0000 ---- 0000 ---- uuuu
FSR1L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
BSR 2423 2523 4423 4523 ---- 0000 ---- 0000 ---- uuuu
INDF2 2423 2523 4423 4523 N/A N/A N/A
POSTINC2 2423 2523 4423 4523 N/A N/A N/A
POSTDEC2 2423 2523 4423 4523 N/A N/A N/A
PREINC2 2423 2523 4423 4523 N/A N/A N/A
PLUSW2 2423 2523 4423 4523 N/ A N/A N/A
FSR2H 2423 2523 4423 4523 ---- 0000 ---- 0000 ---- uuuu
FSR2L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
STATUS 2423 2523 4423 4523 ---x xxxx ---u uuuu ---u uuuu
TMR0H 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
TMR0L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
T0CON 2423 2523 4423 4523 1111 1111 1111 1111 uuuu uuuu
OSCCON 2423 2523 4423 4523 0100 q000 0100 q000 uuuu uuqu
HLVDCON 2423 2523 4423 4523 0-00 0101 0-00 0101 u-uu uuuu
WDTCON 2423 2523 4423 4523 ---- ---0 ---- ---0 ---- ---u

(4)

RCON
TMR1H 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
TMR1L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
T1CON 2423 2523 4423 4523 0000 0000 u0uu uuuu uuuu uuuu
TMR2 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
PR2 2423 2523 4423 4523 1111 1111 1111 1111 1111 1111
T2CON 2423 2523 4423 4523 -000 0000 -000 0000 -uuu uuuu
SSPBUF 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
SSPADD 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
SSPSTAT 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
SSPCON1 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
SSPCON2 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu

图注： u = 不变， x = 未知， - = 未实现位 （读为 0）， q = 值取决于具体条件。阴影单元表示不适用于指定器件。
注 1： INTCONx 或 PIRx 寄存器中的一位或多位会受到影响 （引起唤醒）。

2： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时， PC 装入中断向量 （0008h 或 0018h）。
3： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时，用 PC 的当前值更新 TOSU、 TOSH 和 TOSL。将 STKPTR 修改为指

向硬件堆栈的下一个存储单元。

4： 具体条件下的复位值，请参见表 4-3。
5： 根据所选择的振荡器模式使能 PORTA、 LATA 和 TRISA 中的 bit 6 和 bit 7。如果未被配置为 PORTA 引脚，则它们将被

禁止并读为 0。

2423 2523 4423 4523 0q-1 11q0 0q-q qquu uq-u qquu

上电复位，

欠压复位

复位，

WDT 复位，

RESET 指令，

堆栈复位

通过 WDT 或

中断唤醒器件

DS39755A_CN 第 50 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 4-4：所有寄存器的初始化状态 （续）

MCLR

寄存器 适用器件

ADRESH 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
ADRESL 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
ADCON0 2423 2523 4423 4523 --00 0000 --00 0000 --uu uuuu
ADCON1 2423 2523 4423 4523 --00 0qqq --00 0qqq --uu uuuu
ADCON2 2423 2523 4423 4523 0-00 0000 0-00 0000 u-uu uuuu
CCPR1H 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
CCPR1L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu

CCP1CON
CCPR2H 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu

CCPR2L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
CCP2CON 2423 2523 4423 4523 --00 0000 --00 0000 --uu uuuu
BAUDCON 2423 2523 4423 4523 01-0 0-00 01-0 0-00 --uu uuuu
ECCP1DEL 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu

ECCP1AS

CVRCON 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
CMCON 2423 2523 4423 4523 0000 0111 0000 0111 uuuu uuuu
TMR3H 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
TMR3L 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
T3CON 2423 2523 4423 4523 0000 0000 uuuu uuuu uuuu uuuu
SPBRGH 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
SPBRG 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
RCREG 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
TXREG 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
TXSTA 2423 2523 4423 4523 0000 0010 0000 0010 uuuu uuuu
RCSTA 2423 2523 4423 4523 0000 000x 0000 000x uuuu uuuu
EEADR 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
EEDATA 2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
EECON2 2423 2523 4423 4523 0000 0000 0000 0000 0000 0000
EECON1 2423 2523 4423 4523 xx-0 x000 uu-0 u000 uu-0 u000

图注： u = 不变， x = 未知， - = 未实现位 （读为 0）， q = 值取决于具体条件。阴影单元表示不适用于指定器件。
注 1： INTCONx 或 PIRx 寄存器中的一位或多位会受到影响 （引起唤醒）。

2： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时， PC 装入中断向量 （0008h 或 0018h）。
3： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时，用 PC 的当前值更新 TOSU、 TOSH 和 TOSL。将 STKPTR 修改为指

向硬件堆栈的下一个存储单元。

4： 具体条件下的复位值，请参见表 4-3。
5： 根据所选择的振荡器模式使能 PORTA、 LATA 和 TRISA 中的 bit 6 和 bit 7。如果未被配置为 PORTA 引脚 ，则它们将被

禁止并读为 0。

2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
2423 2523

2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
2423 2523

4423 4523 --00 0000 --00 0000 --uu uuuu

4423 4523 0000 00-- 0000 00-- uuuu uu--

上电复位，

欠压复位

复位，

WDT 复位，

RESET 指令，

堆栈复位

通过 WDT 或

中断唤醒器件

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 51 页

PIC18F2423/2523/4423/4523

表 4-4：所有寄存器的初始化状态 （续）

MCLR

寄存器 适用器件

上电复位，

欠压复位

IPR2 2423 2523 4423 4523 11-1 1111 11-1 1111 uu-u uuuu
PIR2 2423 2523 4423 4523 00-0 0000 00-0 0000 uu-u uuuu
PIE2 2423 2523 4423 4523 00-0 0000 00-0 0000 uu-u uuuu

IPR1

PIR1

PIE1

2423 2523 4423 4523 1111 1111 1111 1111 uuuu uuuu
2423 2523

4423 4523 -111 1111 -111 1111 -uuu uuuu
2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
2423 2523 4423 4523 -000 0000 -000 0000 -uuu uuuu
2423 2523 4423 4523 0000 0000 0000 0000 uuuu uuuu
2423 2523

4423 4523 -000 0000 -000 0000 -uuu uuuu

OSCTUNE 2423 2523 4423 4523 0q-0 0000 00-0 0000 uu-u uuuu
TRISE
TRISD

2423 2523 4423 4523 0000 -111 0000 -111 uuuu -uuu
2423 2523 4423 4523 1111 1111 1111 1111 uuuu uuuu

TRISC 2423 2523 4423 4523 1111 1111 1111 1111 uuuu uuuu
TRISB 2423 2523 4423 4523 1111 1111 1111 1111 uuuu uuuu
TRISA

(5)

2423 2523 4423 4523 1111 1111

(5)

LATE 2423 2523 4423 4523 ---- -xxx ---- -uuu ---- -uuu
LATD

2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu

LATC 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
LATB 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
LATA

(5)

2423 2523 4423 4523 xxxx xxxx

(5)

PORTE 2423 2523 4423 4523 ---- xxxx ---- uuuu ---- uuuu
PORTD

2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu

PORTC 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
PORTB 2423 2523 4423 4523 xxxx xxxx uuuu uuuu uuuu uuuu
PORTA

(5)

2423 2523 4423 4523 xx0x 0000

(5)

图注： u = 不变， x = 未知， - = 未实现位 （读为 0）， q = 值取决于具体条件。阴影单元表示不适用于指定器件。
注 1： INTCONx 或 PIRx 寄存器中的一位或多位会受到影响 （引起唤醒）。

2： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时， PC 装入中断向量 （0008h 或 0018h）。
3： 当器件被中断唤醒且 GIEL 或 GIEH 位被置 1 时，用 PC 的当前值更新 TOSU、 TOSH 和 TOSL。将 STKPTR 修改为指

向硬件堆栈的下一个存储单元。

4： 具体条件下的复位值，请参见表 4-3。
5： 根据所选择的振荡器模式使能 PORTA、 LATA 和 TRISA 中的 bit 6 和 bit 7。如果未被配置为 PORTA 引脚，则它们将被

禁止并读为 0。

复位，

WDT 复位，

RESET 指令，

堆栈复位

1111 1111

uuuu uuuu

uu0u 0000

通过 WDT 或

中断唤醒器件

(5)

(5)

(5)

uuuu uuuu

uuuu uuuu

uuuu uuuu

(1)

(1)
(1)

(5)

(5)

(5)

DS39755A_CN 第 52 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

5.0 存储器构成

PIC18 增强型单片机器件有三种类型的存储器：

• 程序存储器

• 数据 RAM

• 数据 EEPROM

由于是哈佛架构的器件，数据和程序存储器使用不同的
总线，因而可同时访问这两种存储器空间。出于实用目
的，可将数据 EEPROM 当作外设器件，因为它可以通
过一组控制寄存器进行寻址和访问。

第 6.0 节“闪存程序存储器”提供了关于闪存程序存储器
操作的更多详细信息。数据 EEPROM将单独在第 7.0 节

“数据 EEPROM 存储器”中讨论。

5.1 程序存储器构成

PIC18 单片机具有 21 位程序计数器，可以对 2 MB 的程
序存储空间进行寻址。访问物理实现存储器的上边界和

这个2 MB地址之间的存储单元会返回全0（NOP指令）。
PIC18F2423 和 PIC18F4423 各有 16 KB 的闪存存储

器，可以存储最多 8,192 条单字指令。 PIC18F2523 和
PIC18F4523各有 32 KB 的闪存存储器，可以存储最多
16,384 条单字指令。

PIC18 器件有两个中断向量。复位向量地址为 0000h，中

断向量地址为 0008h 和 0018h。
图 5-1 给出了 PIC18F2423/2523/4423/4523 器件的程

序存储器映射。

图 5-1： PIC18F2423/2523/4423/4523 器件的程序存储器映射和堆栈

PC<20:0>

CALL,RCALL,RETURN

RETFIE,RETLW

高优先级中断向量

低优先级中断向量

1 级堆栈

•

•

•

31 级堆栈

复位向量

21

0000h
0008h

0018h

片上

程序存储器

3FFFh
4000h

PIC18FX423

读为 0

片上

程序存储器

PIC18FX523

读为 0

7FFFh
8000h

用户存储空间

1FFFFFh
200000h

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PIC18F2423/2523/4423/4523

5.1.1 程序计数器

程序计数器（Program Counter，PC）指 定欲取出执行

的指令的地址。PC为 21 位宽，保存在三个不同的 8 位
寄存器中。存储低字节的寄存器称为 PCL 寄存器，该寄

存器可读写。存储高字节的寄存器，即 PCH 寄存器，存
储 PC<15:8> 位；该寄存器不可直接读写。更新 PCH 寄
存器的操作是通过 PCLATH 寄存器实现的。存储最高字
节的寄存器 称为 PCU。该寄存器存储 PC<20:16> 位；它
也不能直接读写。更新 PCU 寄存器的操作是通过

PCLATU寄存器实现的。
PCLATH 和 PCLATU 的内容通过写 PCL 的任何操作传

送到程序计数器。同样，程序计数器的两个高字节通过
读 PCL 的操作传送到 PCLATH 和 PCLATU。这对于计
算 PC 的 偏移量 很 有用 处（见 第 5.1.4.1 节“计算

GOTO”）。

PC 是按字节寻址程序存储器的。为了防止 PC 不能正
确获取字指令，需要将 PCL 的最低有效位固定取值为

0。 PC 每次递增 2 来寻址程序存储器中的顺序指令。
CALL、RCALL、GOTO 和程序转移指令直接写入程序计

数器。对于这些指令，PCLATH 和 PCLATU 的内容不会
传送到程序计数器。

5.1.2 返回地址堆栈

返回地址堆栈允许保存最多 31 个程序调用地址和中断

向量。当执行 CALL、RCALL 指令或响应中断时，PC值
会被压入该堆栈。而在执行 RETURN、RETLW或RETFIE

指令时，PC值会从堆栈弹出。PCLATU 和 PCLATH不
受 RETURN 或 CALL 指令的影响。

通过 21 位的 RAM 和一个 5 位的堆栈指针 STKPTR 来
实现 31 字的堆栈操作。堆栈既不占用程序存储器空间，
也不占用数据存储器空间。堆栈指针是可读写的，并且
通过栈顶的特殊功能寄存器可以读写栈顶地址。也可以

使用这些寄存器将数据压入堆栈或者从堆栈弹出。
执行 CALL 类型的指令时，执行进栈操作：首先堆栈指

针递增 1，并且将 PC 的内容写入堆栈指针所指向的存
储单元 （PC 已经指向 CALL 指令的下一条指令）。执
行 RETURN 类型的指令时，执行出栈操作：STKPTR所
指向的存储单元的内容会被传送给 PC，然后堆栈指针

递减 1。
所有复位后，堆栈指针均会初始化为 00000。堆栈指针

值 00000 不指向任何 RAM 单元；它仅仅是一个复位
值。状态位表明堆栈是否已满，是否已溢出或下溢。

5.1.2.1 访问栈顶

只可读写返回地址堆栈的栈顶（T op-of-S t ack，TOS）。有
三个寄存器 TOSU:TOSH:TOSL用于保存由 STKPTR寄

存器所指向的堆栈单元的内容（图 5-2）。这可以让用户
在必要时实现软件堆栈。在 CALL、 RCALL 或中断后，

软件可以通过读取 TOSU:TOSH:TOSL 寄存器来读取压
入堆栈的值。这些值可以被存放到由用户定义的软件堆

栈。返回时，软件将这些值存回 TOSU:TOSH:TOSL 并
执行返回。

为防止意外的堆栈操作，访问堆栈时用户必须禁止全局
中断允许位。

图 5-2： 返回地址堆栈和相关的寄存器

返回地址堆栈 <20:0>

栈顶寄存器 堆栈指针

TOSLTOSHTOSU

34h1Ah00h

栈顶

001A34h
000D58h

11111
11110
11101

STKPTR<4:0>

00010

00011
00010
00001
00000

DS39755A_CN 第 54 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

5.1.2.2 返回堆栈指针 （STKPTR）

STKPTR 寄存器（寄存器 5-1）包含堆栈指针值、STKFUL

（堆栈满）状态位和 STKUNF（堆栈下溢）状态位。堆栈

指针值可为 0 到 31 范围内的值。向堆栈压入值前，堆栈
指针递增 1 ；而从堆栈弹出值后，堆栈指针递减 1。复位
时， 堆栈指针值为零。用户可以读写堆栈指针的值。实时
操作系统 （Real-Time Operating System ， RTOS）可以

利用此特性对返回堆栈进行维护。
向堆栈压入 PC 值 31 次（且没有值从堆栈弹出）后，

STKFUL位置 1。通过软件或 POR 使 STKFUL位清零。
由 STVREN （堆栈溢出复位使能）配置位的状态决定堆

栈满时将执行的操作。（关于器件配置位的说明，请参见
第 23.1 节“配置位”。）如果 STVREN 位置 1（默认），
第 31 次进栈将把 （PC + 2）值压入 堆栈 ，将 STKFUL
位置 1 并复位器件。STKFUL 位将保持置 1，而 堆栈指针
将被清零。

如果 STVREN 值清零，第 31 次进栈时 STKFUL 位将会
置 1，堆栈指针值递增到 31。任何其他进栈操作都不会

覆盖第 31 次进栈的值，并且 STKPTR 将保持为 31。

当堆栈弹出次数足够卸空堆栈时，下一次出栈会向 PC

返回一个零值，并 将 STKUNF 位置 1，而 堆栈指针则保
持为零。STKUNF 位将保持置 1，直到由软件清零或发
生 POR 为止。

注： 下溢时，将零值返回给 PC，会 使 程序指向

复位向量，此时可以验证堆栈状态并采取
相应的操作。这与复位不同，因为下溢时

SFR 的内容不受影响。

5.1.2.3 PUSH 和 POP 指令

由于栈顶是可以读写的，因此将值压入堆栈或从堆栈弹
出而不影响程序的正常执行是非常理想的。PIC18 指令
集包含两条指令 PUSH 和 POP，使用这两条指令可在软
件控制下对 TOS 执行操作。然后就可以修改 TOSU、
TOSH 和 TOSL，将数据或返回地址压入堆栈。

PUSH 指令将当前的 PC 值压入堆栈。执行该指令会使
堆栈指针递增 1 并将当前的 PC 值装入堆栈。

POP指令通过将堆栈指针递减 1来放弃当前的 TOS值。
然后前一个入栈的值就成为了 TOS 值。

寄存器 5-1： STKPTR：堆栈指针寄存器

R/C-0 R/C-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

STKFUL

bit 7 bit 0

(1)

STKUNF

(1)

— SP4 SP3 SP2 SP1 SP0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5
bit 4-0

注 1： 通过用户软件或 POR 清零 bit 7和 bit 6。

STKFUL：堆栈满标志位

1 = 堆栈满或溢出
0 = 堆栈未满或未溢出

STKUNF：堆栈下溢标志位

1 = 发生堆栈下溢
0 = 未发生堆栈下溢

未实现：读为 0

SP4:SP0：堆栈指针值位

C = 可清零位

(1)

(1)

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 55 页

PIC18F2423/2523/4423/4523

5.1.2.4 堆栈满和下溢复位

通过将配置寄存器 4L 中的 STVREN 位置 1，来使能在

堆栈溢出或下溢时的器件复位。当 STVREN 置 1 时，堆
栈满或堆栈下溢状态会将相应的 STKFUL 或 STKUNF

位置 1，然后使器件复位。当 STVREN 清零时，堆栈满
或堆栈下溢状态会将相应的 STKFUL 或 STKUNF 位置
1，但不会使器件复位。只能通过用户软件或上电 复 位
使 STKFUL 或 STKUNF 位清零。

5.1.3 快速寄存器堆栈

为 STATUS、WREG 和 BSR 寄存器提供的快速寄存器

堆栈具有从中断“快速返回”的功能。每个寄存器的堆
栈只有一级且不可读写。当处理器转入中断向量处执行

时，它装入对应寄存器的当前值。所有中断源都会将值
压入堆栈寄存器。如果使用 RETFIE, FAST 指令从中断

返回，这些寄存器中的值就会重新装回相关的寄存器。

如果同时允许低优先级中断和高优先级中断，从低优先
级中断返回时，无法可靠地使用堆栈寄存器。如果在为

低优先级中断提供服务时，发生了高优先级中断，则低
优先级中断存储在堆栈寄存器中的值将被覆盖。在为低
优先级中断提供服务时，用户必须用软件保存关键寄存

器的值。

如果未使用中断优先级，所有中断都可以使用快速寄存
器堆栈从中断返回。如果没有使用中断，快速寄存器堆
栈可以用于在子程序调用结束时恢复 STATUS、WREG
和 BSR 寄存器。要在子程序调用中使用快速寄存器堆

栈，必须执行 CALL label 和 FAST 指令将 STATUS、
WREG 和 BSR 寄存器的内容存入快速寄存器堆栈。然

后执行 RETURN 和 FAST 指令从快速寄存器堆栈恢复这
些寄存器。

例 5-1 给出了一个在子程序调用和返回期间使用快速寄
存器堆栈的源代码示例。

例 5-1： 快速寄存器堆栈代码示例

CALL SUB1, FAST ;STATUS, WREG, BSR

;SAVED IN FAST REGISTER
;STACK

•

•

SUB1 •

•

RETURN, FAST ;RESTORE VALUES SAVED

;IN FAST REGISTER STACK

5.1.4 程序存储器中的查找表

有的编程场合需要在程序存储器中创建数据结构或查找

表。对于 PIC18 器件，可以用两种方式实现查找表：

• 计算 GOTO

• 表读

5.1.4.1 计算 GOTO

计算 GOTO 是通过向程序计数器加一 个偏移量来实现
的。例 5-2 给出了一个示例。

使用 ADDWF PCL 指令和一组 RETLW nn 指令可以创建
一个查找表。在调用该表前，会先将查找表中的偏移量
装入 W 寄存器。被调用 子程序的第一条指令应该是

ADDWF PCL 指令。接下去执行的一条是 RETLW nn 指
令，它将值 nn 返回给调用函数。

偏移量 （WREG 中）指定程序计数器应该增加的字节
数，其值应该为 2 的倍数 （LSb = 0）。

在这种方式中，每个指令存储单元只能存储一个数据字

节，并且要求返回地址堆栈还有空闲存储单元。

例 5-2：使用偏移量计算 GOTO

MOVF OFFSET, W

CALL TABLE
ORG nn00h
TABLE ADDWF PCL

RETLW nnh

RETLW nnh

RETLW nnh

.

.

.

5.1.4.2 表读与表写

有一种更好的方法可以将数据存储在程序存储器中，这
种方法允许在每个指令存储单元存储 2 个字节的数据。

使用表读和表写，每个程序字可以存储 2 个字节的查找

表数据。表指针 （TBLPTR）寄存器指定字节地址，而
表锁存 （TABLAT）寄存器存储从程序存储器中读取或
写入的数据。一次只能向程序存储器或从程序存储器传
送一个字节。

第 6.1节“表读与表写”将进一步讨论表读和表写操作。

DS39755A_CN 第 56 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

5.2 PIC18 指令周期

5.2.1 时钟分配

来自内部或外部时钟源的单片机时钟输入都将在内部被

四分频以产生四个互不重叠的正交时钟信号（ Q1、Q2、
Q3 和 Q4）。在单片机内部，程序计数器在每个 Q1 递

增；在 Q4 期间，从程序存储器取指令并将指令锁存到
指令寄存器中。指令的译码和执行在下一个 Q1 到 Q4
周期完成。图 5-3 所示为时钟和指令执行的流程图。

图 5-3：时钟 /指令周期

Q2 Q3 Q4

OSC1

Q1
Q2
Q3
Q4

PC

OSC2/CLKO

（RC 模式）

Q1

PC PC + 2 PC + 4

执行指令（PC – 2）

取指令（PC）

Q1

5.2.2 指令流 / 流水线

一个 “指令周期”由 4 个 Q 周期组成：Q1到 Q4。取指
令和执行指令是以流水线方式 进行的，用一个指令周期来
取指令，而 用 另一个指令周期译码和执行指令。但由 于 是
流水线操作，所以每条指令的等效执行时间都是一个指令
周期。如果某条指令改变了程序计数器 （如 GOTO），则
需要两个指令 周期才能完成该指令 （例 5-3）。

取指周期中：程序计数器 （PC）在 Q1 周期递增 1，开
始取指令。

指令执行周期中：在 Q1 周期，将所取指令锁存到指令

寄存器 （IR）。在随后的 Q2、 Q3 和 Q4 周期中译码并
执行该指令。其 中 读数据存储器（读操作数）发生在 Q2

周期，写操作 （写目标寄存器）发生在 Q4 周期。

Q2 Q3 Q4

执行指令（PC）

取指令（PC + 2）

Q2 Q3 Q4

Q1

执行指令（PC + 2）

取指令（PC + 4）

内部
相位
时钟

例 5-3： 指令流水线流程

TCY0TCY1TCY2TCY3TCY4TCY5

1. MOVLW 55h

2. MOVWF PORTB

3. BRA SUB_1

4. BSF PORTA, BIT3 (Forced NOP)

5. Instruction @ address SUB_1

除程序转移指令外，所有的指令都是单周期指令。由于程序转移指令将导致一条已取指令从流水线清除，同时重新
取新指令，然后执行指令，所以程序转移指令需要两个周期。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 57 页

取指 1 执行 1

取指 2 执行 2

取指 3 执行 3

取指 4 清除 （NOP）

取指 SUB_1 执行 SUB_1

PIC18F2423/2523/4423/4523

5.2.3 程序存储器中的指令

程序存储器按字节寻址。指令以 2 字节或 4 字节的形式

存储在程序存储器中。指令字的最低有效字节始终存储
在地址为偶数的程序存储单元中 （LSb = 0） 。要保证

正确指向指令存储单元， PC 必须以 2 为单位递增，并
且 LSb 总是读为 0 （见第 5.1.1 节 “程序计数器”）。

图 5-4 给出了如何将指令字存储在程序存储器中的一个
示例。

图 5-4： 程序存储器中的指令

指令 1：
指令 2：

指令 3：

程序存储器
字节存储单元

MOVLW 055h 0Fh 55h 000008h
GOTO 0006h EFh 03h 00000Ah

MOVFF 123h, 456h C1h 23h 00000Eh

→

CALL和 GOTO指令在指令中嵌入了程序存储器的绝对地

址。由于指令总是按字边界存储，因而指令所包含的数
据为一个字地址。字地址会写入 PC<20:1>，用 于 访问程

序存储器中的目标字节地址。图 5-4 中的指令 #2给出了
指令 GOTO 0006h 在程序存储器中的编码。程序转移指
令也采取同样的方式对相对地址偏移量进行编码。存储

在转移指令中的偏移量代表单字指令数，PC 将以此作为
偏移量跳转到指定的地址单元。第 24.0 节 “指令集汇

总”提供了指令集的更多详细信息。

LSB = 1 LSB = 0 ↓

F0h 00h 00000Ch

F4h 56h 000010h

字地址

000000h
000002h
000004h
000006h

000012h
000014h

5.2.4 双字指令

标准的 PIC18 指令集有 4 条双字指令：CALL、 MOVFF、
GOTO 和 LSFR。这些指令第二个字的高4位均为 1111 ；

其他 12 位是立即数数据，通常为一个数据存储器地址。
指令的高 4 位为 1111，用于代表一条特殊的 NOP 指令。

指令顺序执行的正确顺序为：执行完第一个字之后立即

按顺序访问并使用第二个字中的数据。如果由于某些原

因跳过了第一个字而自动执行指令的第二个字，那么将
作为一条 NOP 指令执行。如 果 双字指令跟在修改 PC 的

条件指令后，就有必要执行此操作。例 5-4 给出了它的
执行过程。

注： 关于扩展指令集中的双字指令信息，请参

见第 5.6 节“PIC18 指令执行和扩展指令
集”。

例 5-4： 双字指令

情形 1：
目标代码 源代码

0110 0110 0000 0000 TSTFSZ REG1 ; is RAM location 0?
1100 0001 0010 0011 MOVFF REG1, REG2 ; No, skip this word
1111 0100 0101 0110 ; Execute this word as a NOP
0010 0100 0000 0000 ADDWF REG3 ; continue code

情形 2：
目标代码 源代码

0110 0110 0000 0000 TSTFSZ REG1 ; is RAM location 0?
1100 0001 0010 0011 MOVFF REG1, REG2 ; Yes, execute this word
1111 0100 0101 0110 ; 2nd word of instruction
0010 0100 0000 0000 ADDWF REG3 ; continue code

DS39755A_CN 第 58 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

5.3 数据存储器构成

注： 当使能了 PIC18 扩展指令集时，数据存储

器某 些方面的操 作会有所改变。更多 信
息，请参见第 5.5 节“数据存储器和扩展
指令集”。

PIC18 器件中的数据存储器是用静态 RAM 实现的。每
个数据存储器寄存器有 12 位地址，可 存 储数据达 4096
个字节。存储空间被分为 16 个存储区，每个存储区包含

256 个字节。PIC18F2423/2523/4423/4523 器件实现了
所有 16 个存储区。图 5-5 给出了 PIC18F2423/2523/
4423/4523 器件的数据存储器构成。

数据存储 器由特殊 功能寄存器 （Special Function

Register， SFR）和 通 用寄存器 （General Purpose
Register，GPR）组成。SFR 用于单片机和外设功能模

块的控制和状态指示，GPR则用于在用户应用程序中存
储数据和 暂存中间结果。任何 未实现存储单元均读为

0。

这样的指令集和架构支持跨存储区的操作。可以通过直
接、间接或变址寻址模式访问整个数据存储器。本章后
面的部分将讨论寻址模式。

为确保能在一个周期内访问常用寄存器 （SFR 和某些

GPR）， PIC18 器件实现了一个快速操作存储区。该存
储区是一个 256 字节的存储空间，它可实现对 SFR 和

GPR Bank 0 的低 地址单 元的快 速访问，而无需使用
BSR。第 5.3.2 节“快速操作存储区”提供了对于快速
操作 RAM 的详细说明。

5.3.1 存储区选择寄存器 （BSR）

容量较大的数据存储器需要高效的寻址机制，以便对所
有地址进行快速访问。理想状况下，这意味着不必为每

次读写操作提供完整地址。 PIC18 器件是使用 RAM 存
储区机制实现快速访问的。这种机制将存储空间分成连
续的 16 个 256 字节的存储区。根据不同的指令，可以
通过完整的 12 位地址直接寻址每个存储单元，或通过

8位的低字节地址和4位存储区指针寻址每个存储单元。
PIC18 指令集中的大部分指令都使用存储区指针，也就

是存储区选择寄存器（Bank Select Register，BSR）。
SFR 保存该存储单元地址的高 4 位，而指令本身则包括

存储 单 元 地址 的 低 8 位。只使用 BSR 的低 4 位

（BSR3:BSR0），不使用高 4 位；它们始终读为 0 且不

能被写入。可以通过使用 MOVLB 指令直接装载 BSR。
BSR的值代表数据存储器中的存储区；指令中的 8位指

向存储区中的存储单元，可以将它看作距离存储区下边
界的偏移量。图 5-7显示了 BSR 的值与数据存储器中的

存储区之间的关系。
由于最多可有 16 个寄存器共享同一个低字节地址，用

户必须非常小心以确保在执行数据读或写之前选择了正
确的存储区。例如，当 BSR 为 0Fh 时将程序数据写入
地址为F9h的8位地址单元，将导致程序计数器的复位。

当选择存储区时，只有实际实现的存储区才可以读写。
对未实现存储区进行的写操作将被忽略，而读这些存储
区会返回 0。虽然是这样，STATUS 寄存器仍然会受到

影响，好像操作是成功的。图 5-5 和图 5-6 中的数据存
储器映射指出了已实现的存储区。

在 PIC18 的核心指令集中，只有 MOVFF 指令指定源寄
存器和目标寄存器的完整 12 位地址。该指令在执行时

完全忽略 BSR。所有其他指令仅包含作为操作数的低字
节地址，而且必须使用 BSR 或快速操作存储区来定位
目标寄存器。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 59 页

PIC18F2423/2523/4423/4523

图 5-5： PIC18F2423/4423 器件的数据存储器映射

BSR<3:0>

= 0000

= 0001

= 0010

= 0011

= 0100

= 0101

= 0110

= 0111

= 1000

= 1001

= 1010

= 1011

= 1100

= 1101

= 1110

= 1111

Bank 0

Bank 1

Bank 2

Bank 3

Bank 4

Bank 5

Bank 6

Bank 7

Bank 8

Bank 9

Bank 10

Bank 11

Bank 12

Bank 13

Bank 14

Bank 15

数据存储器映射

00h

快速操作 RAM

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh

00h

FFh
00h

FFh

GPR

GPR

GPR

未用

读为 00h

未用

SFR

000h
07Fh
080h
0FFh
100h

1FFh
200h

2FFh
300h

3FFh
400h

4FFh
500h

5FFh
600h

6FFh
700h

7FFh
800h

8FFh
900h

9FFh
A00h

AFFh
B00h

BFFh
C00h

CFFh
D00h

DFFh
E00h

EFFh
F00h
F7Fh

F80h
FFFh

当 a = 0 时：

将忽略 BSR 而使用快速操作
存储区。

前 128 个字节是通用 RAM

（来自 Bank 0）。

后128个字节是特殊功能寄存
器 （来自 Bank 15）。

当 a = 1 时：

BSR 指定 指令使用的存储
区。

快速操作存储区

快速操作 RAM 的

低地址

快速操作 RAM 的

高地址（SFR）

00h
7Fh

80h

FFh

DS39755A_CN 第 60 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

图 5-6： PIC18F2523/4523 器件的数据存储器映射

BSR<3:0>

= 0000

= 0001

= 0010

= 0011

= 0100

= 0101

= 0110

= 0111

= 1000

= 1001

= 1010

= 1011

= 1100

= 1101

= 1110

= 1111

Bank 0

Bank 1

Bank 2

Bank 3

Bank 4

Bank 5

Bank 6

Bank 7

Bank 8

Bank 9

Bank 10

Bank 11

Bank 12

Bank 13

Bank 14

Bank 15

数据存储器映射

00h

快速操作 RAM

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh
00h

FFh

GPR

GPR

GPR

GPR

GPR

GPR

未用

读为 00h

未用

SFR

000h
07Fh
080h
0FFh
100h

1FFh
200h

2FFh
300h

3FFh
400h

4FFh
500h

5FFh
600h

6FFh
700h

7FFh
800h

8FFh
900h

9FFh
A00h

AFFh
B00h

BFFh
C00h

CFFh
D00h

DFFh
E00h

EFFh
F00h
F7Fh

F80h
FFFh

当 a = 0 时：

将忽略 BSR 而使用快速操作
存储区。

前 128 个字节是通用 RAM

（来自 Bank 0）。

后128个字节是特殊功能寄存
器 （来自 Bank 15）。

当 a = 1 时：

BSR 指定 指令使用的存储
区。

快速操作存储区
快速操作 RAM

的低地址

快速操作 RAM 的

高地址（SFR）

00h
7Fh

80h

FFh

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PIC18F2423/2523/4423/4523

图 5-7： 使用存储区选择寄存器 （指向 0x02FF 的直接寻址）

(1)

7

0000

存储区选择

注 1： 可使用指令的快速操作 RAM 位强制忽略选定的存储区 （BSR<3:0>）而使用快速操作存储区中的寄存器。

2： MOVFF 指令指定了完整的 12 位地址。

BSR

0010

(2)

0

000h

100h

200h

300h

E00h

F00h

FFFh

数据存储器

Bank 0
Bank 1

Bank 2

Bank 3

到

Bank 13

Bank 14

Bank 15

00h
FFh

00h
FFh

00h
FFh

00h

FFh
00h

FFh
00h

FFh

7

来自操作码

11111111

(2)

0

5.3.2 快速操作存储区

使用 BSR 和在指令中包含 8 位地址，用户可以寻址数
据存储器的整个空间，但这同时也意味着用户必须始终
确保选择了正确的存储区。否则，可能会从错误的存储
单元读取数据或将数据写入错误的存储单元。如果本来

希望对一个 GPR 执行写操作，却将结果写入了一个
SFR，后果是非常严重的。但是在每次对数据存储器进

行读或写操作时确认和 / 或更改 BSR 会降低效率。

为了简化对大多数常用数据存储单元的访问，在数据存

储器中配置了快速操作存储区，这样可以允许用户访问
被映射的存储区而无需指定 BSR。快速操作存储区由

Bank 0 的前 128 个字节 （00h-7Fh）和 Bank 15 的后
128 个字节 （80h-FFh）组成。低半部分称为 “快速

操作 RAM”，由 GPR 组成。高半部分则被映射为器件
的 SFR。这两个区域被连续地映射到快速操作存储区
并且可以用一个 8 位地址进行线性寻址 （图 5-5）。

快速操作存储区由包含快速操作 RAM 位 （指令中的

“a”参数）的 PIC18 核心指令使用。当“a”等于 1

时，指令使用 BSR 和包含在操作码中的 8 位地址对数
据存储器寻址。当“a”为 0 时，强制指令使用快速操
作存储区地址映射，此时完全忽略 BSR 的当前值。

此“强制”寻址模式可使指令在一个周期内对数据地址
进行操作，而不需要首先更新 BSR。这 意 味着用户可以
更高效地对 8 位地址为 80h 或以上的 SFR 进行求值和

操作。地址低于 80h 的快速操作 RAM 非常适合于存储
那些用户可能需要快速访问的数据值，如直接计算结果
或常用程序变量。快速操作 RAM 也可实现更加快速和
高效的现场保护和变量切换。

使能扩展的指令集 （XINST 配置位 = 1）时的快速操作
存储区映射略有不同。在第 5.5.3 节“在立即数变址寻

址模式下映射快速操作存储区”中对此进行了更详细的
讨论。

5.3.3 通用寄存器文件

PIC18器件的 GPR区中包含了分区存储区。这部分存储
区为数据 RAM，所 有 指令均可使用它。GPR 区从 Bank
0 的最低地址 （地址 000h）开始向上直到 SFR 区的最

低地址。上电复位不会初始化 GPR，并且其他复位也不
会改变其内容。

DS39755A_CN 第 62 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

5.3.4 特殊功能寄存器

特殊功能寄存器 （SFR）是 CPU 和外设模块用来控制
器件操作的寄存器。这些寄存器以静态 RAM 的形式实
现。SFR 从数据存储器的顶部（FFFh）开 始 向下延伸，
它占据了 Bank 15 上半 部分的空间（F80h到 FFFh）。
表 5-1 和表 5-2 列出了这些寄存器。

可以将 SFR 归类为两组：与 “内核”器件功能（ALU、
复位和中 断）相关的寄存器和与外设功能相关的寄存
器。复位和中断寄存器在相关的章节中进行讨论，本章
后面的部分将对 ALU 的 STATUS 寄存器进行说明。与
外设操作相关的寄存器将在相应外设的章节中进行 说
明。

SFR通常分布在功能受其控制的外设中。未使用的 SFR
单元是未实现的，读为 0。

表 5-1： PIC18F2423/2523/4423/4523 器件的特殊功能寄存器映射

地址 名称 地址 名称 地址 名称 地址 名称

FFFh TOSU FDFh INDF2
FFEh TOSH FDEh POSTINC2
FFDh TOSL FDDh POSTDEC2
FFCh STKPTR FDCh PREINC2
FFBh PCLATU FDBh PLUSW2

FFAh PCLATH FDAh FSR2H FBAh CCP2CON F9Ah —

FF9h PCL FD9h FSR2L FB9h —

FF8h TBLPTRU FD8h STATUS FB8h BAUDCON F98h —

FF7h TBLPTRH FD7h TMR0H FB7h ECCP1DEL

FF6h TBLPTRL FD6h TMR0L FB6h ECCP1AS

FF5h TABLAT FD5h T0CON FB5h CVRCON F95h TRISD

FF4h PRODH FD4h —

FF3h PRODL FD3h OSCCON FB3h TMR3H F93h TRISB

FF2h INTCON FD2h HLVDCON FB2h TMR3L F92h TRISA

FF1h INTCON2 FD1h WDTCON FB1h T3CON F91h

FF0h INTCON3 FD0h RCON FB0h SPBRGH F90h —
FEFh INDF0
FEEh POSTINC0

FEDh POSTDEC0
FECh PREINC0

FEBh PLUSW0

(1)

FCFh TMR1H FAFh SPBRG F8Fh —

(1)

(1)

(1)

(1)

FCEh TMR1L FAEh RCREG F8Eh —
FCDh T1CON FADh TXREG F8Dh LATE
FCCh TMR2 FACh TXSTA F8Ch LATD

FCBh PR2 FABh RCSTA F8Bh LATC

FEAh FSR0H FCAh T2CON FAAh

FE9h FSR0L FC9h SSPBUF FA9h EEADR F89h LATA
FE8h WREG FC8h SSPADD FA8h EEDATA F88h —
FE7h INDF1
FE6h POSTINC1
FE5h POSTDEC1
FE4h PREINC1
FE3h PLUSW1

(1)

(1)

(1)

(1)

(1)

FC7h SSPSTAT FA7h EECON2
FC6h SSPCON1 FA6h EECON1 F86h —
FC5h SSPCON2 FA5h —
FC4h ADRESH FA4h —

FC3h ADRESL FA3h —
FE2h FSR1H FC2h ADCON0 FA2h IPR2 F82h PORTC
FE1h FSR1L FC1h ADCON1 FA1h PIR2 F81h PORTB
FE0h BSR FC0h ADCON2 FA0h PIE2 F80h PORTA

(1)

FBFh CCPR1H F9Fh IPR1

(1)

(1)

(1)

(1)

(2)

FBEh CCPR1L F9Eh PIR1
FBDh CCP1CON F9Dh PIE1
FBCh CCPR2H F9Ch —
FBBh CCPR2L F9Bh OSCTUNE

(2)

(3)

(3)

F99h —

F97h —
F96h TRISE

FB4h CMCON F94h TRISC

(2)

—

(1)

(2)
(2)
(2)

F8Ah LATB

F87h —

F85h —
F84h PORTE
F83h PORTD

—

(2)

(2)
(2)
(2)
(2)

(2)
(2)
(2)
(2)

(2)
(2)
(2)
(2)

(3)
(3)

(3)
(3)

(3)
(3)

注 1： 这不是实际存在的寄存器。

2： 未实现的寄存器，读为 0。
3： 28 引脚器件不包含此寄存器。

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 63 页

PIC18F2423/2523/4423/4523

表 5-2： 寄存器文件汇总（PIC18F2423/2523/4423/4523）

寄存器名称

TOSU
TOSH
TOSL
STKPTR STKFUL STKUNF
PCLATU
PCLATH
PCL
TBLPTRU
TBLPTRH
TBLPTRL
TABLAT
PRODH
PRODL
INTCON GIE/GIEH PEIE/GIEL TMR0IE INT0IE RBIE TMR0IF INT0IF RBIF 0000 000x 49, 93
INTCON2 RBPU
INTCON3 INT2IP INT1IP
INDF0
POSTINC0
POSTDEC0
PREINC0
PLUSW0

FSR0H
FSR0L
WREG
INDF1
POSTINC1
POSTDEC1
PREINC1
PLUSW1

FSR1H
FSR1L
BSR
INDF2
POSTINC2
POSTDEC2
PREINC2
PLUSW2

FSR2H
FSR2L
STATUS

图注： x = 未知， u = 不变， — = 未实现， q = 值取决于具体条件
注 1： SBOREN 位仅在 BOREN1:BOREN0 配置位 = 01 时可用；否则，它被禁止且读为 0。请参见第 4.4 节 “欠压复位 （BOR）”。

2： 这些寄存器和 / 或位在 28 引脚器件上未实现，读为 0。提供的是 40/44引脚器件的复位值；各未实现位表示为 -。
3： 只有在特定的振荡器配置中才可使用 PLLEN 位；否则，它被禁止并读为 0。请参见第 2.6.4 节“INTOSC模式下的 PLL”。
4： 只有在禁止主复位 （MCLRE 配置位 = 0）时才可使用 RE3 位；否则， RE3读为 0。该位是只读的。
5： 根据不同的主振荡器模式，可将 RA6/RA7 及其相关的锁存器及方向位分别配置为端口引脚。这些位在禁止时读为 0。

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

— — —

栈顶高字节 （TOS<15:8>）
栈顶低字节 （TOS<7:0>）

— — —
PC<15:8> 的保持寄存器
PC 低字节 （PC<7:0>）

— —bit 21

程序存储器表指针高字节 （TBLPTR<15:8>）
程序存储器表指针低字节 （TBLPTR<7:0>）

程序存储器表锁存器

乘积寄存器的高字节

乘积寄存器的低字节

INTEDG0 INTEDG1 INTEDG2 —TMR0IP—RBIP1111 -1-1 49, 94

使用 FSR0 的内容寻址数据存储器——FSR0 的值不变（不是实际存在的寄存器）
使用 FSR0 的内容寻址数据存储器——FSR0 的值后递增 （不是实际存在的寄存器）
使用 FSR0 的内容寻址数据存储器——FSR0 的值后递减 （不是实际存在的寄存器）
使用 FSR0 的内容寻址数据存储器——FSR0 的值预递增 （不是实际存在的寄存器）
使用 FSR0 的内容寻址数据存储器——FSR0 的值预递增 （不是实际存在的寄存器）， FSR0 的偏移量由 W 寄

存器提供

— — — —

间接数据存储器地址指针 0 的低字节

工作寄存器
使用 FSR1 的内容寻址数据存储器——FSR1 的值不变（不是实际存在的寄存器）
使用 FSR1 的内容寻址数据存储器——FSR1 的值后递增 （不是实际存在的寄存器）
使用 FSR1 的内容寻址数据存储器——FSR1 的值后递减 （不是实际存在的寄存器）
使用 FSR1 的内容寻址数据存储器——FSR1 的值预递增 （不是实际存在的寄存器）
使用 FSR1 的内容寻址数据存储器——FSR1 的值预递增 （不是实际存在的寄存器）， FSR1 的偏移量由 W 寄

存器提供

— — — —
间接数据存储器地址指针 1 的低字节

— — — —

使用 FSR2 的内容寻址数据存储器——FSR2 的值不变（不是实际存在的寄存器）
使用 FSR2 的内容寻址数据存储器——FSR2 的值后递增 （不是实际存在的寄存器）
使用 FSR2 的内容寻址数据存储器——FSR2 的值后递减 （不是实际存在的寄存器）
使用 FSR2 的内容寻址数据存储器——FSR2 的值预递增 （不是实际存在的寄存器）
使用 FSR2 的内容寻址数据存储器——FSR2 的值预递增 （不是实际存在的寄存器）， FSR2 的偏移量由 W 寄

存器提供

— — — —
间接数据存储器地址指针 2 的低字节

— — —NOVZDCC---x xxxx 50, 67

栈顶最高字节 （TOS<20:16>）

— SP4 SP3 SP2 SP1 SP0 00-0 0000 49, 55

PC<20:16> 的保持寄存器

程序存储器表指针最高字节 （TBLPTR<20:16>）

—INT2IEINT1IE— INT 2IF INT1IF 11-0 0-00 49, 95

间接数据存储器地址指针 0 的高字节

间接数据存储器地址指针 1 的高字节

存储区选择寄存器

间接数据存储器地址指针 2 的高字节

POR/BOR

时的值

---0 0000 49, 54
0000 0000 49, 54
0000 0000 49, 54

---0 0000 49, 54
0000 0000 49, 54
0000 0000 49, 54

--00 0000 49, 76
0000 0000 49, 76
0000 0000 49, 76
0000 0000 49, 76
xxxx xxxx 49, 89
xxxx xxxx 49, 89

N/A 49, 69
N/A 49, 69
N/A 49, 69
N/A 49, 69
N/A 49, 69

---- 0000 49, 69
xxxx xxxx 49, 69
xxxx xxxx 49

N/A 49, 69
N/A 49, 69
N/A 49, 69
N/A 49, 69
N/A 49, 69

---- 0000 50, 69
xxxx xxxx 50, 69

---- 0000 50, 59

N/A 50, 69
N/A 50, 69
N/A 50, 69
N/A 50, 69
N/A 50, 69

---- 0000 50, 69
xxxx xxxx 50, 69

详情请见

（页）：

DS39755A_CN 第 64 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

表 5-2： 寄存器文件汇总（PIC18F2423/2523/4423/4523）（续）

寄存器名称

TMR0H
TMR0L
T0CON TMR0ON T08BIT T0CS T0SE PSA T0PS2 T0PS1 T0PS0 1111 1111 50, 123
OSCCON IDLEN IRCF2 IRCF1 IRCF0 OSTS IOFS SCS1 SCS0 0100 q000 30, 50
HLVDCON VDIRMAG
WDTCON

RCON IPEN SBOREN

TMR1H
TMR1L

T1CON R D16 T1RUN T1CKPS1 T1CKPS0 T1OSCEN T1SYNC
TMR2
PR2
T2CON
SSPBUF

SSPADD
SSPSTAT SMP CKE D/A

SSPCON1 WCOL SSPOV SSPEN CKP SSPM3 SSPM2 SSPM1 SSPM0 0000 0000 50, 163,

SSPCON2 GCEN ACKSTAT ACKDT/

ADRESH
ADRESL
ADCON0
ADCON1
ADCON2 ADFM
CCPR1H
CCPR1L
CCP1CON P1M1

CCPR2H
CCPR2L
CCP2CON
BAUDCON ABDOVF RCIDL
ECCP1DEL PRSEN PDC6
ECCP1AS ECCPASE ECCPAS2 ECCPAS1 ECCPAS0 PSSAC1 PSSAC0 PSSBD1
CVRCON CVREN CVROE CVRR CVRSS CVR3 CVR2 CVR1 CVR0 0000 0000 51, 243
CMCON C2OUT C1OUT C2INV C1INV CIS CM2 CM1 CM0 0000 0111 51, 237
TMR3H
TMR3L
T3CON RD16 T3CCP2 T3CKPS1 T3CKPS0 T3CCP1 T3SYNC

图注： x = 未知， u = 不变， — = 未实现， q = 值取决于具体条件
注 1： SBOREN 位仅在 BOREN1:BOREN0 配置位 = 01 时可用；否则，它被禁止且读为 0。请参见第 4.4 节 “欠压复位 （BOR）”。

2： 这些寄存器和 / 或位在 28 引脚器件上未实现，读为 0。提供的是 40/44引脚器件的复位值；各未实现位表示为 -。
3： 只有在特定的振荡器配置中才可使用 PLLEN 位；否则，它被禁止并读为 0。请参见第 2.6.4 节“INTOSC模式下的 PLL”。
4： 只有在禁止主复位 （MCLRE 配置位 = 0）时才可使用 RE3 位；否则， RE3读为 0。该位是只读的。
5： 根据不同的主振荡器模式，可将 RA6/RA7 及其相关的锁存器及方向位分别配置为端口引脚。这些位在禁止时读为 0。

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

Timer0寄存器的高字节
Timer0寄存器的低字节

— IRVST HLVDEN HLVDL3 HLVDL2 HLVDL1 HLVDL0 0-00 0101 50, 251

— — — — — — —SWDTEN--- ---0 50, 263

(1)

—RITO PD POR BOR 0q-1 11q0 42, 48,

Timer1寄存器的高字节
Timer1寄存器的低字节

TMR1CS TMR1ON 0000 0000 50, 127
Timer2寄存器
Timer2周期寄存器

— T2OUTPS3 T2OUTPS2 T2OUTPS1 T2OUTPS0 TMR2ON T2CKPS1 T2CKPS0 -000 0000 50, 133

MSSP 接收缓冲器 / 发送寄存器

2

I

C™ 从动模式下的 MSSP 地址寄存器。 I2C 主控模式下的 MSSP 波特率重载寄存器。

PSR/WUA BF 0000 0000 50, 162,

ADMSK5
A/D 结果寄存器的高字节
A/D 结果寄存器的低字节

— — CHS3 CHS2 CHS1 CHS0 GO/DONE ADON --00 0000 51, 227
— — VCFG1 VCFG0 PCFG3 PCFG2 PCFG1 PCFG0 --00 0qqq 51, 228

— ACQT2 ACQT1 ACQT0 ADCS2 A DCS1 ADCS0 0-00 0000 51, 229

捕捉 / 比较 /PWM 寄存器 1 的高字节
捕捉 / 比较 /PWM 寄存器 1 的低字节

(2)

P1M0

捕捉 / 比较 /PWM 寄存器 2 的高字节
捕捉 / 比较 /PWM 寄存器 2 的低字节

— — DC2B1 DC2B0 CCP2M3 CCP2M2 CCP2M 1 CCP2M0 --00 0000 51, 139

Timer3寄存器的高字节
Timer3寄存器的低字节

(2)

DC1B1 DC1B0 CCP1M3 CCP1M2 CCP1M1 CCP1M0 0000 0000 51, 139,

(2)

—SCKPBRG16— WUE ABDEN 01-0 0-00 51, 208

PDC5

ACKEN/

ADMSK4

(2)

PDC4

RCEN/

ADMSK3

(2)

PDC3

PEN/

ADMSK2

(2)

PDC2

RSEN/

ADMSK1

(2)

(2)

PDC1

TMR3CS TMR3ON 0000 0000 51, 135

SEN 0000 0000 50, 173

PDC0

(2)

PSSBD0

POR/BOR

时的值

0000 0000 50, 125
xxxx xxxx 50, 125

xxxx xxxx 50, 131
xxxx xxxx 50, 131

0000 0000 50, 134
1111 1111 50, 134

xxxx xxxx 50, 169,

0000 0000 50, 170

xxxx xxxx 51, 236
xxxx xxxx 51, 236

xxxx xxxx 51, 140
xxxx xxxx 51, 140

xxxx xxxx 51, 140
xxxx xxxx 51, 140

(2)

0000 0000 51, 157

(2)

0000 0000 51, 157

xxxx xxxx 51, 137
xxxx xxxx 51, 137

详情请见

（页）：

102

170

171

172

147

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表 5-2： 寄存器文件汇总（PIC18F2423/2523/4423/4523）（续）

寄存器名称

SPBRGH
SPBRG
RCREG
TXREG

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

EUSART 波特率发生器寄存器的高字节
EUSART 波特率发生器寄存器的低字节
EUSART 接收寄存器
EUSART 发送寄存器

POR/BOR

时的值

0000 0000 51, 210
0000 0000 51, 210
0000 0000 51, 218
0000 0000 51, 216

TXSTA CSRC TX9 TXEN SYNC SENDB BRGH TRMT TX9D 0000 0010 51, 206
RCSTA SPEN RX9 SREN CREN ADDEN FERR OERR RX9D 0000 000x 51, 207
EEADR
EEDATA
EECON2

EEPROM 地址寄存器
EEPROM 数据寄存器

EEPROM 控制寄存器 2 （不是实际存在的寄存器）
EECON1 EEPGD CFGS
IPR2 OSCFIP CMIP
PIR2 OSCFIF CMIF
PIE2 OSCFIE CMIE
IPR1 PSPIP
PIR1 PSPIF
PIE1 PSPIE

(2)

ADIP RCIP TXIP SSPIP CCP1IP TMR2IP TM R1IP 1111 1111 52, 100

(2)

ADIF RCIF TXIF SSPIF CCP1IF TMR2IF TMR1IF 0000 0000 52, 96

(2)

ADIE RCIE TXIE SSPIE CCP1IE TMR2IE TM R1IE 0000 0000 52, 98

OSCTUNE INTSRC PLLEN

(2)

TRISE

(2)

TRISD
TRISC
TRISB
TRISA TRISA7

(2)

LATE

IBF OBF IBOV PSPMODE — TRISE2 TRISE1 TRISE0 0000 -111 52, 118
PORTD 数据方向控制寄存器
PORTC 数据方向控制寄存器
PORTB 数据方向控制寄存器

(5)

TRISA6

— — — — —

— FREE WRERR WREN WR RD xx-0 x000 51, 74, 84
— EEIP BCLIP HLVDIP TMR3IP CCP2IP 11-1 1111 52, 101
— EEIF BCLIF HLVDIF TMR3IF CCP2IF 00-0 0000 52, 97
— EEIE BCLIE HLVDIE TMR3IE CCP2IE 00-0 0000 52, 99

(3)

(5)

— TUN4 TUN3 TUN2 TUN1 TUN0 0q-0 0000 27, 52

PORTA 数据方向控制寄存器

PORTE 数据锁存寄存器

0000 0000 51, 74, 83
0000 0000 51, 74, 83
0000 0000 51, 74, 83

1111 1111 52, 114
1111 1111 52 , 111
1111 1111 52, 108
1111 1111 52, 105

---- -xxx 52, 117

（读和写数据锁存器）

(2)

LATD
LATC
LATB

PORTD 数据锁存寄存器 （读和写数据锁存器）
PORTC 数据锁存寄存器 （读和写数据锁存器）
PORTB 数据锁存寄存器 （读和写数据锁存器）

LATA LATA7
PORTE
PORTD

(2)

— — — —RE3

RD7 RD6 RD5 RD4 RD3 RD2 RD1 RD0 xxxx xxxx 52, 114

(5)

LATA6

(5)

PORTA 数据锁存寄存器 （读和写数据锁存器）

(4)

RE2

(2)

RE1

(2)

RE0

xxxx xxxx 52, 114
xxxx xxxx 52 , 111
xxxx xxxx 52, 108
xxxx xxxx 52, 105

(2)

---- xxxx 52, 117

PORTC RC7 RC6 RC5 RC4 RC3 RC2 RC1 RC0 xxxx xxxx 52, 111
PORTB RB7 RB6 RB5 RB4 RB3 RB2 RB1 RB0 xxxx xxxx 52, 108
PORTA RA7

(5)

RA6

(5)

RA5 RA4 RA3 RA2 RA1 RA0 xx0x 0000 52, 105

图注： x = 未知， u = 不变， — = 未实现， q = 值取决于具体条件
注 1： SBOREN 位仅在 BOREN1:BOREN0 配置位 = 01 时可用；否则，它被禁止且读为 0。请参见第 4.4 节 “欠压复位 （BOR）”。

2： 这些寄存器和 / 或位在 28 引脚器件上未实现，读为 0。提供的是 40/44引脚器件的复位值；各未实现位表示为 -。
3： 只有在特定的振荡器配置中才可使用 PLLEN 位；否则，它被禁止并读为 0。请参见第 2.6.4 节“INTOSC模式下的 PLL”。
4： 只有在禁止主复位 （MCLRE 配置位 = 0）时才可使用 RE3 位；否则， RE3读为 0。该位是只读的。
5： 根据不同的主振荡器模式，可将 RA6/RA7 及其相关的锁存器及方向位分别配置为端口引脚。这些位在禁止时读为 0。

详情请见

（页）：

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5.3.5 STATUS 寄存器

如寄存器 5-2 所示，STATUS寄存器包含 ALU 的算术运
算状态。和任何其他 SFR 一样，它 也可以作为任何指令
的操作数。

如果一条影响 Z、DC、C、OV 或 N 位的指令以 STATUS
寄存器作为目 标 寄 存器，将不会将指令的结 果写入
STA TUS寄存器，而是根据指令的执行更新 STATUS寄
存器。因此，当执行一条把 STATUS寄存器作为目标寄
存器的指令后，STATUS 寄存器的结果可能和预想的不
一样。例如，CLRF STATUS 将 Z 位置 1 并保持其余状
态位不变（000u u1uu）。

因此，建议仅使用 BCF、BSF、SWAPF、MOVFF 和 MOVWF

指令来改变 STATUS 寄存器，因为这些指令不会影响
STA TUS寄存器中的 Z、 C、 DC、 OV 或 N 位。

关于其他不会影响状态位的指令，请参见表 24-2 和
表 24-3 中的指令集汇总。

注： 在减法运算中，C 和 DC 位分别作为借位位

和半借位

位。

寄存器 5-2： STATUS 寄存器

U-0 U-0 U-0 R/W-x R/W-x R/W-x R/W-x R/W-x

— — —NOVZDC

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7-5
bit 4

bit 3

bit 2

bit 1

bit 0

未实现：读为 0

N：负标志位
此位用于有符号的算术运算 （二进制补码）。它表明结果是否为负 （ALU MSB = 1）。

1 = 结果为负
0 = 结果为正

OV：溢出标志位
此位用于有符号的算术运算 （二进制补码）。表明溢出了 7 位二进制数的范围，溢出将导致符号位

（bit 7）发生改变。

1 = 有符号算术运算中发生溢出 （本次运算）
0 = 未发生溢出

Z：全零标志位

1 = 算术运算或逻辑运算的结果为零
0 = 算术运算或逻辑运算的结果不为零

位

(2)

位

(1)

DC：半进位 / 借位

用于 ADDWF、 ADDLW、 SUBLW 和 SUBWF 指令：
1 = 结果的第 4 个低位发生了进位

0 = 结果的第 4 个低位未发生进位

C：进位 / 借位
用于 ADDWF、 ADDLW、 SUBLW 和 SUBWF 指令：

1 = 结果中最高位发生了进位
0 = 结果中最高位未发生进位

(1)

(2)

C

注 1： 对于借位

RLF），此位装入源寄存器的 bit 4 或 bit 3。

2： 对于借位

RLF），此位装入源寄存器的最高位或最低位。

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，极性是相反的。减法是通过加上第二个操作数的二进制补码来执行的。对于移位指令 （RRF 和

，极性是相反的。减法是通过加上第二个操作数的二进制补码来执行的。对于移位指令 （RRF 和

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5.4 数据寻址模式

注： 当使能 PIC18 扩展指令集时， PIC18 核心

指令集中某些指令的执行会发生改变。更
多信息，请参见第 5.5 节“数据存储器和扩
展指令集”。

程序存储器只能用一种方式寻址 （通过程序计数器），
而数据存储空间可用多种方式寻址。大部分指令的寻址
模式都是固定的。其他指令可能使用最多三种模式，根

据它们所使用的操作数和是否使能了扩展指令集而定。

这些寻址模式为：

• 固有寻址

• 立即数寻址

• 直接寻址

• 间接寻址

当使能了扩展指令集（XINST 配置位 = 1）时，还可使用
另外一种寻址模式，即立即数变址寻址模式。第 5.5.1 节

“使用立即数偏移量进行变址寻址”将更详细讨论它的操

作。

5.4.1 固有寻址和立即数寻址

很多 PIC18 控制指令根本不需要任何参数。执行这些指

令要么对整个器件造成影响，要么仅隐式地对一个寄存
器 进行操作。此 寻址模 式称为固 有 寻址。例 如 指令
SLEEP、 RESET 和 DAW。

其他指令的工作方式与此类似，但需要操作码中有其他

显式的参数。由于需要一些立即数作为参数，这种寻址
模式被称为立即数寻址。例如 ADDLW 和 MOVLW，它们
分别向 W 寄存器加或传送一个立即数。其他立即数寻址
指令，例如 CALL 和 GOTO，包含一个 20 位的程序存储

器地址。

5.4.2 直接寻址

直接寻址模式在操作码中指定操作的全部或部分源地址

和 / 或目标地址。这些选项由指令附带的参数指定。
在 PIC18 核心指令集中，针对位和针对字节的指令默认

情况下使用直接寻址模式。所有这些指令都包含某个 8
位的立即数地址作为其最低有效字节。此地址指定数据
RAM 的某个存储区中寄存器的地址 （第 5.3.3 节“通
用寄存器文件”）或快速操作存储区 （第 5.3.2 节“快

速操作存储区”）中作为指令数据源的存储单元地址。

快速操作 RAM 位 “a”决定地址的解析方式。当“a”

为 1 时， BSR （第 5.3.1 节“存 储 区 选择寄存器

（BSR）”）的内容将和指令中指定的地址一起用于确

定寄存器的完整 12 位地址。当“a”为 0 时，此地址
将被解析为快速操作存储区中的一个寄存器。使用快速
操作 RAM 的寻址模式有时也被称为强制寻址模式。

有几条指令，例如 MOVFF，在操作码中包含完整的 12
位地址（源地址或目标地址）。在这些情况下，BSR 被
完全忽略。

保存操作结果的目标寄存器由目标位 “d”确定。当

“d”为 1 时，结果被存回源寄存器并覆盖原来的内容。

当“d”为 0 时，结果被存储在 W 寄存器中。没有“d”

参数的指令的目标寄存器隐含在指令中，这些指令的目
标寄存器是正在操作的目标寄存器或 W 寄存器。

5.4.3 间接寻址

间接寻址模式允许用户访问数据存储器中的存储单元而
无需在指令中给出一个固定的地址。这种寻址模式是通
过使用文件选择寄存器 （File Select Register， FSR）

作为指向被读写单元的指针实现的。由于 FSR本身作为
特殊功能寄存器位于 RAM 中，因此也可在程序控制下

直接对其进行操作。这使得 FSR对于在数据存储器中实
现诸如表和数组等数据结构时非常有用。

也可以通过间接文件操作数 （Indirect File Operand，
INDF）进行间接寻址。这种操作允许自动递增、递减指

针或向指针加偏移量值，从而自动操作指针的值。它通
过使用循环提高代码执行效率，如例 5-5 所示的清零整
个 RAM 存储区的操作。

例 5-5：使用间接寻址清零 RAM

（BANK 1）

LFSR FSR0, 100h ;

NEXT CLRF POSTINC0 ; Clear INDF

; register then
; inc pointer

BTFSS FSR0H, 1 ; All done with

; Bank1?

BRA NEXT ; NO, clear next

CONTINUE ; YES, continue

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5.4.3.1 FSR 寄存器和 INDF 操作数

间接寻址的核心是三组寄存器 ：FSR0、FSR1和FSR2。

每组寄存器都含有一对 8 位寄存器 ：FSRnH和 FSRnL。
FSRnH 寄存器的高 4 位未使用，因此每对 FSR 只保存

一个 12 位值，从而可以线性寻址数据存储器的整个空
间。因此， FSR 寄存器对被用作数据存储器的地址指

针。

间接寻址是通过一组间接文件操 作数 （INDF0 到
INDF2）完成 的。这 些 操 作数可被看作 “虚拟”寄存

器：它们被映射到 SFR 空间而不是通过物理方式实现
的。对特定的 INDF 寄存器执行读或写操作实际上访问
的是与之对应的一对 FSR 寄存器。例如，读 INDF1 就
是读 FSR1H:FSR1L 指向地址中的数据。使用 INDF 寄
存器作为操作数的指令实际上使用相应FSR的内容作为
指向指令目标地址的指针。 INDF 操作数只是使用该指
针的一种简便方法。

由于间接寻址使用完整的 12 位地址，因此没有必要确
定数据 RAM 区。所以 BSR的当前内容和快速操作 RAM
位对于确定目标地址没有影响。

5.4.3.2 FSR 寄存器和 POSTINC、
POSTDEC、 PREINC 以及 PLUSW

除了 INDF 操作数之外，每对 FSR 寄存器还有 4 个额外
的间接操作数。和 INDF 一样，它们也都是不能直接读
写的 “虚拟”寄存器。访问这些寄存器实际上访问的是
与之相关的一对 FSR寄存器，并对其所存储的数值进行
特定的操作。这些寄存器是：

•POSTDEC：访问 FSR 的值，然后将它自动递减 1

•POSTINC：访问 FSR 的值，然后将它自动递增 1

• PREINC ：将 FSR 的值递增 1，然后在操作中使用该

值

•PLUSW：将 W 寄存器中的有符号值 （从 -127 到

128）与 FSR 寄存器中的值相加，并在操作中使

用得到的新值

访问 INDF寄存器时使用 FSR寄存器中的值而不会更改
该值。同样，访问 PLUSW 寄存器是将 W 寄存器中的值
作为 FSR的偏移量。该操作不会改变这两个寄存器中的
值，而访问其他虚拟寄存器均会更改 FSR 寄存器的值。

使用 POSTDEC、 POSTINC 和 PREINC 对 FSR 进行
操作会影响整对寄存器 ：即 FSRnL 寄存器从 FFh 到

00h 溢出并向 FSRnH 寄存器进位。但这些操作的结果
不会更改 STATUS寄存器中的标志位（如 Z、 N 和 OV

等）。

图 5-8： 间接寻址

使用以一个间接寻址寄存器作为操

作数的指令 ....

... 使用存储在与该寄存器相关联的

一对 FSR 中的 12 位地址 ....

... 确定将在该操作中使用的数据存
储单元。

在本例中，FSR1 寄存器对中的值为
ECCh。这 意 味着将把 ECCh 单元的
内容与 W 寄存器的内容相加，并将
结果存回 ECCh 单元中。

ADDWF, INDF1, 1

FSR1H:FSR1L

07

7

xxxx1110 11001100

000h

Bank 0

100h

200h

300h

0

E00h

F00h

FFFh

Bank 1

Bank 2

Bank 3

到

Bank 13

Bank 14

Bank 15

数据存储器

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PIC18F2423/2523/4423/4523

PLUSW 寄存器可用于在数据存储空间中实现变址寻
址。通过控制 W 寄存器中的值，用 户可以访问相对当前

指针地址有固定偏移量的地址单元。在某些应用中，该
功能可用于在数据存储器内部实现某些强大的程序控制
结构，如软件堆栈。

5.4.3.3 通过 FSR 对其他 FSR 进行操作

在某些特殊情况下，间接寻址操作以其他 FSR或虚拟寄
存器作为目标寄存器。例如，使用 FSR 指向一个虚拟寄
存器会导致操作不成 功。假 设 如下特殊 情况：
FSR0H:FSR0L 保存的是 INDF1 的地址 FE7h。尝试使
用 INDF0 作为操作数读取 INDF1 的值，将返回 00h。

尝试使用 INDF0 作为操作数写入 INDF1，将会导致执
行一条 NOP 指令。

另一方面，使用虚拟寄存器对一对 FSR寄存器进行写操
作可能会产生与预期不同的结果。在这些情况下，会将
值写入一对 FSR 寄存器，但 FSR 不会递增或递减。因
此，写入 INDF2 或 POSTDEC2 时会把同样的值写入
FSR2H:FSR2L。

由于 FSR 是映射到 SFR 空间中的物理寄存器，所以可
以通过直接寻址来对它们进行操作。用户在使用这些寄
存器时应该特别小心，尤其是在代码使用间接寻址的方
式时。

同样，通常允许通过间接寻址对所有其他 SFR 进行操
作。用户在进行此类操作时应该特别小心，以免不小心
更改设置从而影响器件操作。

5.5 数据存储器和扩展指令集

使能 PIC18 扩展指令集（XINST 配置位 = 1）显著改变
了数据存储器及其寻址的某些方面。特别是许多 PIC18
核心指令使用快速操作存储区的方式有所不同。这是由
于扩展指令集引 入了对数据存储器空间的新的寻址 模
式。

同样需要了解哪些部分保持不变。数据存储空间的大小
及其线性寻址模式都不会改变。 SFR 映射也保持不变。

PIC18核心指令也仍然以直接和间接寻址模式进行操作；
固有和立即数指令操作照旧。FSR0和 FSR1 的间接寻址

模式也保持不变。

5.5.1 使用立即数偏移量进行变址寻址

使能 PIC18 扩展指令集将更改快速操作 RAM 中使用
FSR2 寄存器对进行间接寻址的方式。在适当的 条件
下，使用快速操作存储区的指令（即绝大多数针对位和
针对字节的指令）可以利用指令中的偏移量来执行变址

寻址。这种特殊的寻址模式称为使用立即数偏移量的变
址寻址或立即数变址寻址模式。

使用扩展指令集时，这种寻址模式有如下要求：

• 强制使用快速操作存储区 （a = 0）；且

• 文件地址参数要小于或等于 5Fh。

在这些条件下，指令的文件地址不会被解析为地址的低
字节 （在直接寻址中和 BSR 一起使用），或快速操作

存储区中的 8 位地址，而是 被解析为由 FSR2 指定的地
址指针的偏移量。将该偏移量与 FSR2 的内容相加以获
取操作的目标地址。

5.5.2 受立即数变址寻址模式影响的指令

任何采用直接寻址模式的PIC18核心指令均有可能受到
立即数变址寻址模式的影响，包括所有针对字节和针对
位的指令，或 标 准 PIC18 指令集中几乎一半的指令。仅
使用固有或立即数寻址模式的指令不受影响。

此外，如果针对字节和针对位的指令使用快速操作存储
区 （快速操作 RAM 位为 1）或包含 60h 或以上的文件
地址，它们也不受影响。符合这些条件的指令会像以前
一样执行。图 5-9 显示了当使能扩展指令集时，各种寻

址模式之间的对比。

那些想要在立即数变址寻址模式中使用针对位或针对字
节的指令的用户，应该注意此模式下汇编语法的改变。

在第 24.2.1 节 “扩展指令的语法”中对此进行了更详
细的说明。

DS39755A_CN 第 70 页 初稿  2007 Microchip Technology Inc.

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图 5-9： 针对位和针对字节的指令的寻址模式对比（使能了扩展指令集）

示例指令 ：ADDWF, f, d, a（操作码 ： 0010 01da ffff ffff）

当 a = 0 且 f ≥ 60h 时：
此指令以 直接强制模式执行。

“f”被解析为快速操作 RAM 中

060h 到 0FFh 之间的地址，该
地址位于数据存储器的060h到
07Fh （Bank 0）和 F80h 到
FFFh （Bank 15）中。

不可用此模式 寻址地 址 低 于
60h 的单元。

当 a = 0 且 f ≤ 5Fh 时：
此指令以立即数变 址寻址模式

执行。“f”被解析为 FSR2 中地
址值 的 偏 移量。将这两个值相

加可以得到指令的目标寄存器
的地址。此地 址 可以在数据存
储空间的任何地方。

注意在此模式中，正确的语法
如下：

ADDWF [k], d

其中 “k”就是 “f”。

000H
060H

080H

100H

F00H

F80H

FFFH

000H

080H

100H

F00H

F80H

FFFH

Bank 0

Bank 1

到

Bank 14

Bank 15

SFR

数据存储器

Bank 0

Bank 1

到

Bank 14

Bank 15

SFR

数据存储器

00H
60H

80H

快速操作 RAM

FSR2H FSR2L

FFH

FFFFFFFF001001DA

“f”的

有效范围

BSR

00000000

FFFFFFFF001001DA

当 a = 1（f 可为任何值）时：
指令以直接寻址模式 （也称为

直接长地址寻址模式）执行。

“f”被解析为数据存储空间的

16 个存储区中的一个地址。存
储 区由存储 区 选择寄 存器

（BSR）指定。此地址可以位

于数据存储空间的任何实现分

000H

080H

100H

Bank 0

Bank 1

到

Bank 14

区存储区中。

F00H

Bank 15

F80H

FFFH

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 71 页

SFR

数据存储器

PIC18F2423/2523/4423/4523

5.5.3 在立即数变址寻址模式下映射快速操

作存储区

使用立即数变址寻址模式能有效改变快速操作 RAM 前

96 个存储单元（00h 到 5Fh）的映射方式。此模式映射
Bank 0的内容和由用户定义的、可位于数据存储空间中

任何地方的 “窗口”内容，而不仅仅映射 Bank 0 低半
部分的内容。 FSR2 的值定义映射到窗口的地址的下边

界，而上边界则由 FSR2 加 95 （5Fh）决定。地址为
5Fh 以上 的快速操作 RAM 的映射方法如前所述 （见

第 5.3.2 节“快速操作存储区”）。图 5-10 显示了在
此寻址模式下重新映射的快速操作存储区示例。

图 5-10：使用立即数变址寻址模式重新映射快速操作存储区

示例 ：

ADDWF f, d, a

FSR2H:FSR2L = 120h

从 FSR2 指针 （120h）到
FSR2指针加 05Fh（17Fh）

区域内的存储单元被映射
到快速操作 RAM 的 底 部

（000h-05Fh）。

Bank 0 中从 060h 到 07Fh
的存储单 元被 映射到快速
操作存储 区的中间，和常
规寻址一样。

从 F 80h 到 FFFh 的特殊功
能寄存器被映射到 80h 到

FFh，和常规寻址一样。
低于 5Fh 的 Bank 0 地址仍

然可以使用 BSR 对其进行
寻址。

000h
05Fh

07Fh

100h
120h
17Fh

200h

F00h

F80h

FFFh

Bank 0

Bank 0

Bank 1

窗口

Bank 1

Bank 2

到

Bank 14

Bank 15

SFR

数据存储器

快速操作存储区的重新映射
式。使用 BSR （快速操作 RAM 位为 1）的操作和以前
一样继续使用直接寻址模式。

5.6 PIC18 指令执行和扩展指令集

使能扩展指令集将额 外 添 加 8 条其他命令到现有的

PIC18 指令集中。这些指令如第 24.2.2 节 “扩展指令
集”中所述执行。

仅

适用于立即数变址寻址模

Bank 1“窗口”

Bank 0

SFR

快速操作存 储区

00h

5Fh
7Fh

80h

FFh

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6.0 闪存程序存储器

正常工作状态下，闪存程序存储器在整个 VDD 范围内都
是可读写可擦除的。

读程序存储器时，每次读取一个字节。写程序存储器
时，每次写入一个 32 字节的块。擦除程序存储器时，每

次擦除一个 64 字节的块。用户代码不能执行批量擦除
操作。

在擦写程序存储器时，系统会停止取指令直到操作完
成。擦写期间不能访问该程序存储器，因此也就无法执
行代码。由内部编程定时器来终止程序存储器的擦写操

作。

写入程序存储器的值不一定非要是有效指令。执行存储
无效指令的程序存储单元会导致执行 NOP。

图 6-1： 表读操作

6.1 表读与表写

为了读写程序存储器，有两个操作指令可供处理器在程

序存储器空间和数据 RAM 之间移动字节：

• 表读 （TBLRD）

• 表写（TBLWT）

程序存储空间为 16 位宽，而数据 RAM 空间为 8 位宽。

表读和表写操作通过一个 8 位寄存器 （TABLAT）在这
两个存储器空间之间传送数据。

表读操作从程序存储器获取 数据并将其放入数据 RAM
空间。图 6-1 显示了程序存储器和数据 RAM 之间的一
次表读操作。

表写操作将数据存储空间中的数据存入程序存储器的保
持寄存器。第 6.5 节“写闪存程序存储器”详细介绍了
将保持寄存器内容写入程序存储器的 过程。图 6-2 显示
了程序存储器和数据 RAM 之间的一次表写操作。

表操作以字节为单位。包含数据而非程序指令的表块不
需要按字对齐。因此，表块可以在任何字节地址开始和
结束。如果使用表写操作向程序存 储器写入可执行代
码，程序指令必须按字对齐。

指令：TBLRD*

表指针

TBLPTRU

注 1：表指针寄存器指向程序存储器中的某个字节。

(1)

TBLPTRH TBLPTRL

程序存储器

（TBLPTR）

程序存储器

表锁存器（8 位）

TABLAT

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图 6-2： 表写操作

指令：TBLWT*

程序存储器

保持寄存器

TBLPTRU

表指针

TBLPTRH TBLPTRL

(1)

程序存储器

（TBLPTR）

表锁存器（8 位）

TABLAT

注 1：表指针实际指向 32 个保持寄存器中的某一个，其地址由 TBLPTRL<4:0> 决定。 第 6.5 节“写闪存程序

存储器”中将讨论向程序存储器阵列写入数据的物理过程。

6.2 控制寄存器

TBLRD 和 TBLWT 指令要用到几个控制寄存器。包括：

• EECON1 寄存器

• EECON2 寄存器

• TABLAT 寄存器

• TBLPTR 寄存器

6.2.1 EECON1 和 EECON2 寄存器

EECON1 寄存器（寄存器 6-1）是存储器访问的控制寄

存器。EECON2 寄存器不是实际存在的寄存器，专用于
存储器的擦写操作。读 EECON2 将得到全 0。

控制位 EEPGD 决 定访问的是程序存储器还 是数据
EEPROM 存储器。当清零时，后续的操作将访问数据
EEPROM 存储器。当置 1 时，任何后续操作都将针对

程序存储器进行。
控制位 CFGS 决定访问的是配置 / 校准寄存器还是程

序存储器 / 数据 EEP ROM 存储器。当置 1 时，不管

EEPGD 的值如何，后续操作将访问配置寄存器 （见
第 23.0 节“CPU 的特殊功能”）。当清零时，则由

EEPGD 来选择访问的存储器。

当 FREE 位置 1 时，允许对程序存储器进行擦除操作，
擦除操作在下一条 WR 命令时启动。当 FREE 清零时，
则仅使能写操作。

当 WREN 位置 1 时，允许将 WR 位置 1 并开始写操作。
上电时，WREN 位被清零。 WREN 必须在 WR 置 1 前

由代码置 1。 WREN 保持置 1 直到由代码清零为止。
WRERR 位在 WR 位置 1 时由硬件置 1，在内部编程定

时器超时、写操作结束时被清零。如果由于任何原因导
致写操作中断， WRERR 位仍保持置 1。

注： 在正常工作期间，WRERR 读为 1。这 表明

写操作被复位提早终止或进行了不合法的
写操作。

WR 控制位用于启动写操作。用软件只能将该位置 1 而
无法清零。在写操作完成后，由硬件将其清零。

注： 当写操作完成时， EEIF 中 断 标志 位

（PIR2<4>）被置 1。它必须用软件清零。

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寄存器 6-1： EECON1：EEPROM 控制寄存器 1

R/W-x R/W-x U-0 R/W-0 R/W-x R/W-0 R/S-0 R/S-0

EEPGD CFGS

bit 7 bit 0

— FREE WRERR

(1)

WREN WR RD

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5
bit 4

bit 3

bit 2

bit 1

bit 0

EEPGD：闪存程序存储器或数据 EEPROM 存储器选择位

1 = 访问闪存程序存储器
0 = 访问数据 EEPROM 存储器

CFGS：闪存程序存储器 / 数据 EEPROM 存储器或配置寄存器选择位

1 = 访问配置寄存器
0 = 访问闪存程序存储器或数据 EEPROM 存储器

未实现：读为 0

FREE：闪存行擦除使能位

1 = 在下一条 WR 命令时擦除 TBLPTR 指定的程序存储器行（擦除操作完成后清零）
0 = 仅执行写操作

WRERR：闪存程序存储器 / 数据 EEPROM 存储器错误标志位

1 = 写操作提早终止（由于正常操作中自定时编程期间的任何复位，或不合法的写操作）
0 = 写操作完成

WREN：闪存程序存储器 / 数据 EEPROM 存储器写使能位

1 = 允许对闪存程序存储器 / 数据 EEPROM 存储器的写周期
0 = 禁止对闪存程序存储器 / 数据 EEPROM 存储器的写周期

WR：写控制位

1 = 启动数据 EEPROM 擦写周期或程序存储器的擦写周期或写周期 （操作是自定时的，一旦写操作完

成，该位即由硬件清零。 用软件只能将 WR 位置 1，但不能清零。）

0 = EEPROM 写周期完成
RD：读控制位

1 = 启动 EEPROM 读操作（读操作需要一个周期。RD 位由硬件清零。用软件只能将 RD位置 1，但不能

清零。 EEPGD = 1 或 CFGS = 1 时， RD 位无法置 1。）

0 = 不启动 EEPROM 读操作

S = 可设置位

(1)

注 1： 当发生 WRERR 时， EEPGD 和 CFGS 位不会被清零。这样可以跟踪错误状况。

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6.2.2 TABLAT——表锁存寄存器

表锁存器（TABLAT）是映射到 SFR 空间的一个 8 位寄

存器。表锁存器用于在程序存储器和数据 RAM 之间传
输数据时保存 8 位数据。

6.2.3 TBLPTR——表指针寄存器

表指针 （TBLPTR）寄存器在程序存储器中以字节为单

位进行寻址。 TBLPTR 由 3 个 SFR 寄存器组成：表指
针 最高字节、表 指 针 高字节和 表 指 针 低字节

（TBLPTRU:TBLPTRH:TBLPTRL）。这 3 个寄存器合

起来组成一个 22 位宽的指针。其中低 21 位允许器件寻

址高达 2MB 程序存储器空间。第 22 位则允许访问器件
ID、用户 ID 和配置位。

TBLRD 和 TBLWT 指令要使用表指针寄存器 TBLPTR。
这些指令可以基于表操作以4种方法之一更新TBLPTR。

表 6-1 列出了这些操作。这些操作只会影响 TBLPTR 的
低 21 位。

表 6-1： 执行 TBLRD 和 TBLWT 指令的表指针操作

示例表指针操作

TBLRD*
TBLWT*

TBLRD*+
TBLWT*+

TBLRD*­TBLWT*-

TBLRD+*
TBLWT+*

不修改 TBLPTR

TBLPTR 在读 / 写后递增

TBLPTR 在读 / 写后递减

TBLPTR 在读 / 写前递增

6.2.4 表指针范围

TBLPTR 用于读、写和擦除闪存程序存储器。

当执行 TBLRD 时，TBLPTR 的所有 22 位决定将程序存
储器的哪个字节读入 TABLAT。

当执行TBLWT时，表指针寄存器的低5位（TBLPTR<4:0>）
决定要写入程序存储器的哪个保持寄存器 （共有 32 个）。
当程序存储 器的定时写 入 （通 过 WR 位）开 始时，
TBLPTR 的高 17 位 （TBLPTR<21:5>）将决定要写入

哪个程序存储器块（每块 32 字节）。更 多详细信息，请
参见第 6.5 节“写闪存程序存储器”。

当执 行擦除程序存储器时，表指针寄存器 的高 16 位

（TBLPTR<21:6>）指向将要擦除的 64 字节块。低有效

位 （TBLPTR<5:0>）被忽略。
图 6-3 说明了基于闪存程序存储器操作的 TBLPTR相关

范围。

图 6-3： 基于操作的表指针范围

21 16 15 87 0

TBLPTRU

表擦除——TBLPTR<21:6>

表写——TBLPTR<21:5>

表读——TBLPTR<21:0>

TBLPTRH

TBLPTRL

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6.3 读闪存程序存储器

TBLRD 指令用于从程序存储器读取数据并放入数据

RAM。表读操作每次从程序存储器读取一个字节。

图 6-4： 读闪存程序存储器

程序存储器

（偶字节地址）

TBLPTR 指向 程序存 储空间的 某个字节地址。执 行

TBLRD 指令将把指向的字节装入 TABLAT。此外，还可
以自动修改 TBLPTR 以进行下一次表读操作。

内部程序存储器通常以字为单位进行组织。由地址的最
低有效位来选择字的高字节或者低字节。图 6-4 显示了
内部程序存储器和 TABLAT 之间的接口。

（奇字节地址）

TBLPTR = xxxxx1

TBLPTR = xxxxx0

指令寄存器

（IR）

FETCH

例 6-1： 读闪存程序存储器的一个字

MOVLW CODE_ADDR_UPPER ; Load TBLPTR with the base
MOVWF TBLPTRU ; address of the word
MOVLW CODE_ADDR_HIGH
MOVWF TBLPTRH
MOVLW CODE_ADDR_LOW
MOVWF TBLPTRL

READ_WORD

TBLRD*+ ; read into TABLAT and increment
MOVF TABLAT, W ; get data
MOVWF WORD_EVEN
TBLRD*+ ; read into TABLAT and increment
MOVFW TABLAT, W ; get data
MOVF WORD_ODD

TBLRD

TABLAT

读寄存器

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6.4 擦除闪存程序存储器

最小擦除块大小为 32 个字或 64 字节。只有通过使用外
部编程器，或通过 ICSP™ 控制，才能够批量擦除更大
的程序存储器块。闪存阵列不支持字擦除。

当单片机本身开始一个擦除过程时，会擦除一个 64 字
节的程序存储器块。 16 个最高有效位 TBLPTR<21:6>
指向要擦除的块。 TBLPTR<5:0> 被忽略。

擦除操作由 EECON1 寄存器控制。必须将 EEPGD 位

置 1 以指向闪存程序存储器。WREN 位必须被置 1 以使
能写操作。 FREE 位被置 1 以选择擦除操作。

为了安全起见，必须使用 EECON2 的写启动序列。

擦除内部闪存必须执行长写操作。在长写周期中，指令
暂停执行。由内部编程定时器终止长写操作。

例 6-2： 擦除闪存程序存储器的一行

MOVLW CODE_ADDR_UPPER ; load TBLPTR with the base
MOVWF TBLPTRU ; address of the memory block
MOVLW CODE_ADDR_HIGH
MOVWF TBLPTRH
MOVLW CODE_ADDR_LOW
MOVWF TBLPTRL

ERASE_ROW

BSF EECON1, EEPGD ; point to Flash program memory
BCF EECON1, CFGS ; access Flash program memory
BSF EECON1, WREN ; enable write to memory
BSF EECON1, FREE ; enable Row Erase operation
BCF INTCON, GIE ; disable interrupts
MOVLW 55h
MOVWF EECON2 ; write 55h

必需的序列 MOVLW 0AAh

MOVWF EECON2 ; write 0AAh
BSF EECON1, WR ; start erase (CPU stall)
BSF INTCON, GIE ; re-enable interrupts

6.4.1 闪存程序存储器擦除序列

擦除内部程序存储器块的步骤如下：

1. 将要擦除的行地址装入表指针寄存器。

2. 设置 EECON1 寄存器来执行擦除操作：

• 将 EEPGD 位置 1 以指向程序存储器；

• 将 CFGS 位清零以访问程序存储器；

• 将 WREN 位置 1 以使能写操作；

• 将 FREE 位置 1 以使能擦除操作。

3. 禁止中断。

4. 向 EECON2 写入 55h。

5. 向 EECON2 写入 0AAh。

6. 将 WR 位置 1。这将开始行擦除周期。

7. CPU 在擦除期间将会暂停工作 （使用内部定时
器定时约 2ms）。

8. 重新允许中断。

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6.5 写闪存程序存储器

最小编程块大小为 16 个字或 32 字节。不 支持字或字节
编程。

在内部使用表写命令将需要写入闪存存储器的内容装入
保持寄存器中。表写操作使用 32 个保持寄存器进行编
程。

由于表锁存器 （TABLAT）只是单字节寄存器，所以对
于每次编程操作， TBLWT 指令都必须执行 32 次。因为

只写保持寄存器，所以所有的表写操作实际上都是 短
写。更新 32个保持寄存器后，必须写 EECON1 寄存器，
以便启动长写周期开始编程操作。

图 6-5： 对闪存程序存储器的表写操作

8

保持寄存器 保持寄存器 保持寄存器 保持寄存器

8 8 8

TBLPTR = x xxx x2

对内部闪存编程要求使用长写操作。在长写周期中，指
令暂停执行。由内部编程定时器终止长写操作。

由 EEPROM 片上定时器控制写入的时间。写入 / 擦除
电压由片上的电荷泵产生，该电荷泵可以工作在器件的
电压范围内。

注： 器件复位和写操作完成后保持寄存器的默

认值为 FFh。将 FFh 写入保持寄存器不会
修改其中的值。这意味着可以单独修改程
序存储器的各字节 （假如不是想把 任何位
从 0 更改为 1）。当单独修改字节时，无需

在执行写操作前装入所有 32 个保持寄存
器。

TABLAT

写寄存器

TBLPTR = xxxx1FTBLPTR = xxxxx1TBLPTR = xxxxx0

6.5.1 写入闪存程序存储器的过程

对内部程序存储单元的编程的过程为：

1. 将 64 字节读入 RAM。

2. 必要时更新 RAM 中的数据值。

3. 把要擦除的目标地址装入表指针寄存器。

4. 执行行擦除。

5. 将要写入的第一个字节的地址装入表指针寄 存

器。

6. 表指针递减 1。

7. 将 32 个字节写入保持寄存器 （预递增）。

8. 设置 EECON1 寄存器来执行写操作：

• 将 EEPGD 位置 1 以指向程序存储器；

• 将 CFGS 位清零以访问程序存储器；

• 将 WREN 位置 1 以使能字节写操作。

程序存储器

9. 禁止中断。

10. 向 EECON2 写入 55h。

11. 向 EECON2 写入 0AAh。

12. 将 WR 位置 1。这将开始写周期。

13. CPU 在写入期间将会暂停工作 （使用内部定时

器定时约 2ms）。

14. 重新允许中断。

15. 重复从步骤 6开始的操作写入剩余的 32个字节。

16. 校验存储器 （表读）。

此过程需要大约 6ms以更新存储器的一行 64 字节。
例 6-3 给出了所需代码 的示 例。

注： 在将 WR 位置 1 前，表指针必须指向保持

寄存器中的 32 个字节的地址范围内。

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例 6-3： 写闪存程序存储器

MOVLW D’64’ ; number of bytes in erase block
MOVWF COUNTER
MOVLW BUFFER_ADDR_HIGH ; point to buffer
MOVWF FSR0H
MOVLW BUFFER_ADDR_LOW
MOVWF FSR0L
MOVLW CODE_ADDR_UPPER ; Load TBLPTR with the base
MOVWF TBLPTRU ; address of the memory block
MOVLW CODE_ADDR_HIGH
MOVWF TBLPTRH
MOVLW CODE_ADDR_LOW ; 6 LSB = '0'
MOVWF TBLPTRL
READ_BLOCK
TBLRD*+ ; read into TABLAT, and inc
MOVF TABLAT, W ; get data
MOVWF POSTINC0 ; store data
DECFSZ COUNTER, F ; done?
BRA READ_BLOCK ; repeat
MODIFY_WORD
MOVLW DATA_ADDR_HIGH ; point to buffer
MOVWF FSR0H
MOVLW DATA_ADDR_LOW
MOVWF FSR0L
MOVLW NEW_DATA_LOW ; update buffer word
MOVWF POSTINC0
MOVLW NEW_DATA_HIGH
MOVWF INDF0
ERASE_BLOCK
MOVLW CODE_ADDR_UPPER ; load TBLPTR with the base
MOVWF TBLPTRU ; address of the memory block
MOVLW CODE_ADDR_HIGH
MOVWF TBLPTRH
MOVLW CODE_ADDR_LOW
MOVWF TBLPTRL
BSF EECON1, EEPGD ; point to Flash program memory
BCF EECON1, CFGS ; access Flash program memory
BSF EECON1, WREN ; enable write to memory
BSF EECON1, FREE ; enable Row Erase operation
BCF INTCON, GIE ; disable interrupts
MOVLW 55h

必需的 MOVWF EECON2 ; write 55h
序列 MOVLW 0AAh

MOVWF EECON2 ; write 0AAh
BSF EECON1, WR ; start erase (CPU stall)
BSF INTCON, GIE ; re-enable interrupts
TBLRD*- ; dummy read - decrement pointer
MOVLW BUFFER_ADDR_HIGH ; point to buffer
MOVWF FSR0H
MOVLW BUFFER_ADDR_LOW
MOVWF FSR0L

WRITE_BUFFER_BACK1 ; write first 32 bytes to Flash
MOVLW D’32’ ; number of bytes in holding register
MOVWF COUNTER
WRITE_BYTE_TO_HREGS1
MOVFF POSTINC0,WREG ; get low byte of buffer data
MOVWF TABLAT ; present data to table latch
TBLWT+* ; short write to holding
; register using pre-increment
DECFSZ COUNTER ; loop until buffers are full
BRA WRITE_BYTE_TO_HREGS1

DS39755A_CN 第 80 页 初稿  2007 Microchip Technology Inc.

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例 6-3： 写闪存程序存储器 （续）

PROGRAM_MEMORY1
BSF EECON1, EEPGD ; point to Flash program memory
BCF EECON1, CFGS ; access Flash program memory
BSF EECON1, WREN ; enable write to memory
BCF INTCON, GIE ; disable interrupts
MOVLW 55h

必需的 MOVWF EECON2 ; write 55h
序列 MOVLW 0Aah

MOVWF EECON2 ; write 0AAh
BSF EECON1, WR ; start program (CPU stall)
BSF INTCON, GIE ; re-enable interrupts
BCF EECON1, WREN ; disable write to memory
WRITE_BUFFER_BACK2 ; write remaining 32 bytes to Flash
MOVLW D’32’ ; number of bytes in holding register
MOVWF COUNTER
WRITE_BYTE_TO_HREGS2
MOVFF POSTINC0, WREG ; get low byte of buffer data
MOVWF TABLAT ; present data to table latch
TBLWT+* ; short write to holding
; register using pre-increment
DECFSZ COUNTER, F ; loop until buffers are full
BRA WRITE_BYTE_TO_HREGS2
PROGRAM_MEMORY2
BSF EECON1, EEPGD ; point to Flash program memory
BCF EECON1, CFGS ; access Flash program memory
BSF EECON1, WREN ; enable write to memory
BCF INTCON, GIE ; disable interrupts
MOVLW 55h

必需的 MOVWF EECON2 ; write 55h
序列 MOVLW 0AAh

MOVWF EECON2 ; write 0AAh
BSF EECON1, WR ; start program (CPU stall)
BSF INTCON, GIE ; re-enable interrupts
BCF EECON1, WREN ; disable write to memory

6.5.2 写校验

根据具体应用，将写入存储器的值与原始值校验比对是
一个很好的编程习惯。在应用中，如果某些位的写次数
接近规定极限值，就应该采用写校验。

6.5.3 意外终止写操作

如果由于意外事件 （如掉电或意外复位）终止了写操
作，应该对刚刚编程的存储单元进行验证，如有必要，

还要 重 新 进行编程。当写操作在正常操作 过程中因

复位或 WDT 超时复位而中断时，用户可以检查

MCLR
WRERR 位，并根据需要重写该存储单元。

6.5.4 防止误写操作的保护措施

为防止对闪存程序存储器意外误写操作，必须遵循写操
作的启动序列。在例 6-3 中，“必需的序列”通过使用
5 条指令的特定序列来防止存储器被意外误写。必须正
确执行所示序列，否则写操作不会发生。

6.6 代码保护期间闪存程序存储器的操作

其他保护措施可通过使用第 23.5 节 “程序校验和代码
保护”中描述的代码保护功能来实现。

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表 6-2： 与闪存程序存储器相关的寄存器

名称

TBLPTR U
TBPLTRH
TBLPTRL
TABLAT
INTCON GIE/GIEH PEIE/GIEL TMR0IE INT0IE RBIE TMR0IF INT0IF RBIF 49
EECON2
EECON1 EEPGD CFGS
IPR2 OSCFIP CMIP — EEIP BCLIP HLVDIP TMR3IP CCP2IP 52
PIR2 OSCFIF CMIF — EEIF BCLIF HLVDIF TMR3IF CCP2IF 52
PIE2

图注： — = 未实现，读为 0。闪存 /EEPROM 访问期间不使用阴影单元。

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

— —bit 21

程序存储器表指针高字节 （TBLPTR<15:8>）
程序存储器表指针低字节 （TBLPTR<7:0>）
程序存储器表锁存器

EEPROM 控制寄存器 2 （不是实际存在的寄存器）

OSCFIE CMIE — EEIE BCLIE HLVDIE TMR3IE CCP2IE 52

程序存储器表指针最高字节 （TBLPTR<20:16>）

— FREE WRERR WREN WR RD 51

复位值
所在页

49
49
49
49

51

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7.0 数据 EEPROM 存储器

数据 EEPROM 是非易失性的存储器阵列，独立于数据
RAM 和程序存储器，用于程序数据的长期存储。它并不

直接映射到寄存器文件或程序存储空间，而是通过特殊
功能寄存器 （SFR）来间接寻址。在整个 V
的正常运行期间， EEPROM 是可读写的。

有 5 个 SFR 用于读写数据 EEPROM 以及程序存储器，
它们是：

• EECON1

• EECON2

• EEDATA

• EEADR

数据 EEPROM 允许以字节为单位读写。当与数据存储
器接口时，EEDATA存放 8 位读写数据，而 EEADR 寄
存器存放被访问的 EEPROM 存储单元的地址。

EEPROM数据存储器具有高耐擦写次数。字节写操作会
自动擦除目 标存储 单 元并写入新数据 （在 写入 前擦

除） 。写入时间由片上定时器控制，其值根据电压、温
度和不同的芯片而不同。具体的限制值，请参见 D122

（第 26.0 节“电气特性”中的表 26-1）。

7.1 EEADR 寄存器

EEADR 寄存器用于寻址数据 EEPROM 以进行读写操
作。8 位的寄存器可寻址 256 字节（00h 至 FFh）的存
储器范围。

7.2 EECON1 和 EECON2 寄存器

DD 范围内

EECON1 寄存器（寄存器 7-1）是数据和程序存储器访

问的控制寄存器。控制位 EEPGD 决定访问程序闪存存
储器还是数据 EEPROM 存储器。清零时，操作将访问

数据 EEPROM 存储器。置 1 时，则访问程序闪存存储
器。

控制位CFGS决定访问配置寄存器还是程序闪存存储器
/ 数据 EEPROM 存储器。置 1 时，后续操作会访问配置

寄存器。而当 CFGS 清零时，则由 EEPGD 位来选择具
体访问程序闪存存储器还是数据 EEPROM 存储器。

当 WREN 位置 1 时，允许进行写操作。上电时，WREN

位被清零。 WRERR 位在 WR 位被置 1 时由硬件置 1，
在内部编程定时器定时结束和写操作结束时被清零。

注： 在正常操作期间，WRERR 可能会读为 1。

这表明写操作被复位提早终止或进行了不
合法的写操作。

WR 控制位用于启动写操作。用软件只能将该位置 1 而
无法清零。在写操作完成后，由硬件将其清零。

注： 当写操作完成时， EEIF 中断标志位

（PIR2<4>）被置 1。它必须用软件清零。

控制位 RD 和 WR 分别启动读和擦写操作。这些位由固
件置 1，并在操作完成时由硬件清零。

当访问程序存储器（EEPGD = 1）时，RD 位无法置 1。
程序存储器是通过表读指令读取的。关于表读的信息，
请参见第 6.1 节“表读与表写”。

EECON2寄存器不是实际存在的寄存器。它专用于存储
器写和擦除过程。读 EECON2 将得到全 0。

对数据 EEPROM 的访问由 EECON1 和 EECON2 两

个寄存器控制。它们也用来控制对程序存储器的访问，
访问这两种存储器时对这两个寄存器的使用方法类似。

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寄存器 7-1： EECON1：EEPROM 控制寄存器 1

R/W-x R/W-x U-0 R/W-0 R/W-x R/W-0 R/S-0 R/S-0

EEPGD CFGS — FREE WRERR

bit 7 bit 0

(1)

WREN WR RD

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5
bit 4

bit 3

bit 2

bit 1

bit 0

EEPGD：闪存程序存储器或数据 EEPROM 存储器选择位

1 = 访问闪存程序存储器
0 = 访问数据 EEPROM 存储器

CFGS：闪存程序存储器 / 数据 EEPROM 存储器或配置寄存器选择位

1 = 访问配置寄存器
0 = 访问闪存程序存储器或数据 EEPROM 存储器

未实现：读为 0

FREE：闪存行擦除使能位

1 = 在下一条 WR 命令时擦除 TBLPTR 寻址的程序存储器行（擦除操作完成后清零）
0 = 仅执行写操作

WRERR：闪存程序存储器 / 数据 EEPROM 存储器错误标志位

1 = 写操作提早终止（由于正常操作中自定时编程期间的任何复位，或不合法的写操作）
0 = 写操作完成

WREN：闪存程序存储器 / 数据 EEPROM 存储器写使能位

1 = 允许对闪存程序存储器 / 数据 EEPROM 存储器的写周期
0 = 禁止对闪存程序存储器 / 数据 EEPROM 存储器的写周期

WR：写控制位

1 = 启动数据 EEPROM 擦写周期或程序存储器的擦除周期或写周期 （操作是自定时的，一旦写操作完

成，该位即由硬件清零。 用软件只能将 WR 位置 1，但不能清零。）

0 = EEPROM 写周期完成
RD：读控制位

1 = 启动 EEPROM 读操作（读操作需要一个周期。RD 位由硬件清零。用软件只能将 RD位置 1，但不能

清零。 EEPGD = 1 或 CFGS = 1 时， RD 位无法置 1。）

0 = 不启动 EEPROM 读操作

S = 可设置位

(1)

注 1： 当发生 WRERR 时， EEPGD 和 CFGS 位不会清零。这样可以跟踪错误状况。

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7.3 读数据 EEPROM 存储器

要读取数据存储单元，用户必须将地址写入 EEADR 寄
存器，清零 EEPGD 控制位 （EECON1<7>），然后将

控制位 RD （EECON1<0>）置 1。可在下一个指令周
期访问该数据；因此，EEDATA 寄存器可由下一条指令

读取。EEDATA 将把此值保存至下一次读取或用户向该
存储单元写入数据时 （写操作）为止。

基本过程如例 7-1 中所示。

7.4 写数据 EEPROM 存储器

要向 EEPROM 数据存储单元写入数据，必须首先将地
址写入 EEADR 寄存器，并将数据写入 EEDATA 寄存
器。必须遵循例 7-2 中的序列启动写周期。

如果没有 完全遵循该指令序列 （即首先将 55h 写入

EECON2，随后将 0AAh 写入 EECON2，最后将 WR 位
置 1）写每个字节，将不会启动写操作。强烈建议在这
个代码段执行期间禁止中断。

例 7-1： 读数据 EEPROM

MOVLW DATA_EE_ADDR ;
MOVWF EEADR ; Data Memory Address to read
BCF EECON1, EEPGD ; Point to DATA memory
BCF EECON1, CFGS ; Access EEPROM
BSF EECON1, RD ; EEPROM Read
MOVF EEDATA, W ; W = EEDATA

此外，必须将 EECON1 中的 WREN 位置 1 以使能写操
作。这种机制可防止由于意外执行代码 （即程序失控）

导致误写数据 EEPROM。除了更新 EEPROM 时以外，
WREN位应始终保持清零。WREN位不会被硬件清零。

一个写序列启动后，EECON1、EEADR和 EEDATA不
能被修改。除非将 WREN 位置 1，否则将禁止 WR 位

被置 1。 WR 和 WREN 不能由同一指令置 1。
写周期完成后，WR位由硬件清零并且EEPROM中断标

志位 EEIF 被置 1。用户可以允许此中断或查询此位。
EEIF 必须用软件清零。

7.5 写校验

根据具体应用，将写入存储器的值与原始值校验比对是
一个很好的编程习惯。在应用中，如果某些位的写次数

接近额定极限值，就应该采用写校验。

例 7-2： 写数据 EEPROM

MOVLW DATA_EE_ADDR ;
MOVWF EEADR ; Data Memory Address to write
MOVLW DATA_EE_DATA ;
MOVWF EEDATA ; Data Memory Value to write
BCF EECON1, EEPGD ; Point to DATA memory
BCF EECON1, CFGS ; Access EEPROM

必需的序列 MOVWF EECON2 ; Write 0AAh

BSF EECON1, WREN ; Enable writes

BCF INTCON, GIE ; Disable Interrupts
MOVLW 55h ;
MOVWF EECON2 ; Write 55h
MOVLW 0AAh ;

BSF EECON1, WR ; Set WR bit to begin write
BSF INTCON, GIE ; Enable Interrupts

; User code execution

BCF EECON1, WREN ; Disable writes on write complete (EEIF set)

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7.6 代码保护期间的操作

数据 EEPROM 存储器在配置字中有它自己的代码保护
位。如果使能任一种代码保护机制，外部读写操作就被
禁止。

单片机本身可以读写内部数据 EEPROM，与代码保护
配置位的状态无关。更多信息，请参见第 23.0 节“ CPU
的特殊功能”。

7.8 使用数据 EEPROM

数据 EEPROM 是高耐用性可字节寻址的阵列，已将其

优化以便存储频繁变动的信息（例如，程序变量或其他
经常更新的数据）。频繁变动值的更新频率通常高于规

范 D124 中的规定。如果情况并非如此，必须执行阵列
刷新。因此，只是偶尔改变的变量（如常量、ID 和校准
值等）应该存储在闪存程序存储器中。

简单的数据 EEPROM 刷新程序如例 7-3 中所示。

7.7 防止误写操作的保护措施

注： 如果数据 EEPROM 仅用于存储常量和 / 或

有些情况下，用户并不希望写入数据 EEPROM存储器。
为了防止 EEPROM 误写操作，器件实现了各种保护机

制。上电时，WREN 位被清零。而 且，上电延时定时期

PWRT，参数 33）也 会阻止对 EEPROM 进行写操

间（T

作。

在欠压、电源毛刺或软件故障期间，写操作的启动序列
以及 WREN 位可共同防止意外写操作的发生。

例 7-3：数据EEPROM 刷新程序

CLRF EEADR ; Start at address 0
BCF EECON1, CFGS ; Set for memory
BCF EECON1, EEPGD ; Set for Data EEPROM
BCF INTCON, GIE ; Disable interrupts

Loop ; Loop to refresh array

BSF EECON1, WREN ; Enable writes

BSF EECON1, RD ; Read current address
MOVLW 55h ;
MOVWF EECON2 ; Write 55h
MOVLW 0AAh ;
MOVWF EECON2 ; Write 0AAh
BSF EECON1, WR ; Set WR bit to begin write
BTFSC EECON1, WR ; Wait for write to complete
BRA $-2
INCFSZ EEADR, F ; Increment address
BRA LOOP ; Not zero, do it again

很少改变的数据，没有 必要 执 行阵 列 刷
新。请参见规范 D124。

BCF EECON1, WREN ; Disable writes
BSF INTCON, GIE ; Enable interrupts

DS39755A_CN 第 86 页 初稿  2007 Microchip Technology Inc.

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表 7-1： 与数据 EEPROM 存储器相关的寄存器

名称

INTCON GIE/GIEH PEIE/GIEL TMR0IE INT0IE RBIE TMR0IF INT0IF RBIF 49
EEADR
EEDATA
EECON2
EECON1 EEPGD CFGS
IPR2 OSCFIP CMIP — EEIP BCLIP HLVDIP TMR3IP CCP2IP 52
PIR2
PIE2 OSCFIE CMIE — EEIE BCLIE HLVDIE TMR3IE CCP2IE 52

图注： — = 未实现，读为 0。闪存 /EEPROM 访问时不使用阴影单元。

Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 B it 2 Bit 1 Bit 0

EEPROM 地址寄存器
EEPROM 数据寄存器
EEPROM 控制寄存器 2 （不是实际存在的寄存器）

— FREE WRERR WREN WR RD 51

OSCFIF CMIF — EEIF BCLIF HLVDIF TMR3IF CCP2IF 52

复位值
所在页

51
51
51

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注：

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8.0 8 x 8 硬件乘法器

8.1 简介

所有 PIC18 器件均包含一个 8 x 8 硬件乘法器（是 ALU
的一部分）。该乘法器可执行无符号运算并产生一个 16
位 运 算 结 果，该结果存储 在一对乘 积 寄 存器

PRODH:PRODL 中。该乘法器执 行 的 运算不会影响
STA TUS寄存器中的任何标志。

通过硬件执行乘法运算只需要一个指令周期。硬件乘法
器具有更高的计算吞吐量并减少 了乘法算法 的代码长
度，从而可在许多先前仅能使用数字信号处理器的应用
中使用 PIC18 器件。表 8-1 给出了硬件和软件乘法运算
的比较，包括所需存储空间和执行时间。

8.2 工作原理

例 8-1 给出了一个 8 x 8 无符号乘法运算的指令序列。当
已在 WREG 寄存器中装入了一个乘数时，实现该运算仅
需一条指令。

例 8-2给出了一个 8 x 8 有符号乘法运算的指令序列。要

弄清参数的符号位，必须检查每个参数的最 2007 高有
效位 （MSb），并做相应的减法。

例 8-1： 8 x 8 无符号乘法程序

MOVF ARG1, W ;
MULWF ARG2 ; ARG1 * ARG2 ->

; PRODH:PRODL

例 8-2： 8 x 8 有符号乘法程序

MOVF ARG1, W
MULWF ARG2 ; ARG1 * ARG2 ->

; PRODH:PRODL
BTFSC ARG2, SB ; Test Sign Bit
SUBWF PRODH, F ; PRODH = PRODH

; - ARG1
MOVF ARG2, W
BTFSC ARG1, SB ; Test Sign Bit
SUBWF PRODH, F ; PRODH = PRODH

; - ARG2

表 8-1：各种乘法运算的性能比较

程序 乘法实现方法

8 x 8 无符号

8 x 8 有符号

16 x 16 无符号

16 x 16 有符号

非硬件乘法

硬件乘法

非硬件乘法

硬件乘法

非硬件乘法

硬件乘法

非硬件乘法

硬件乘法

程序

存储器
（字）

13 69 8.63 µs27.6 µs69 µs

1 1 125 ns 400 ns 1 µs

33 91 11.4 µs36.4 µs91 µs

6 6 750 ns 2.4 µs6 µs
21 242 30.3 µs96.8 µs 242 µs
28 28 3.5 µs 11.2 µs28 µs
52 254 31.8 µs102.6 µs 254 µs
35 40 5.0 µs16.0 µs40 µs

周期数

（最多）

32 MHz 时 10 MHz 时 4 MHz 时

时间

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例 8-3给出了一个 16 x 16无符号乘法运算的指令序列。
公式 8-1 为所使用的算法。32 位结果存储在 4 个寄存器

（RES3:RES0）中。

公式 8-1： 16 x 16 无符号乘法算法

RES3:RES0 = ARG1H:ARG1L • ARG2H:ARG2L

= (ARG1H • ARG2H • 2

(ARG1H • ARG2L • 2
(ARG1L • ARG2H • 2
(ARG1L • ARG2L)

16

) +

8

) +

8

) +

例 8-3： 16 x 16 无符号乘法程序

MOVF ARG1L, W
MULWF ARG2L ; ARG1L * ARG2L->

MOVFF PRODH, RES1 ;
MOVFF PRODL, RES0 ;

;

MOVF ARG1H, W
MULWF ARG2H ; ARG1H * ARG2H->

MOVFF PRODH, RES3 ;
MOVFF PRODL, RES2 ;

;

MOVF ARG1L, W
MULWF ARG2H ; ARG1L * ARG2H->

MOVF PRODL, W ;
ADDWF RES1, F ; Add cross
MOVF PRODH, W ; products
ADDWFC RES2, F ;
CLRF WREG ;
ADDWFC RES3, F ;

;

MOVF ARG1H, W ;
MULWF ARG2L ; ARG1H * ARG2L->

MOVF PRODL, W ;
ADDWF RES1, F ; Add cross
MOVF PRODH, W ; products
ADDWFC RES2, F ;
CLRF WREG ;
ADDWFC RES3, F ;

例 8-4 给 出了 16 x 16 有符号乘法运算的指令序列。
公式 8-2 为所使用的算法。32 位结果存储在 4 个寄存
器 （RES3:RES0）中。要弄清乘数的符号位，必须检
查每个乘数的最高有效位 （MSb），并做相应的减法。

; PRODH:PRODL

; PRODH:PRODL

; PRODH:PRODL

; PRODH:PRODL

公式 8-2： 16 x 16 有符号乘法算法

RES3:RES0 = ARG1 H:ARG1L • ARG2H:ARG2L

= (ARG1H • ARG2H • 2

(ARG1H • ARG2L • 2
(ARG1L • ARG2H • 2
(ARG1L • ARG2L) +
(-1 • ARG2H<7> • ARG1H:ARG1L • 2
(-1 • ARG1H<7> • ARG2H:ARG2L • 2

16

) +

8

) +

8

) +

16
16

例 8-4： 16 x 16 有符号乘法程序

MOVF ARG1L, W
MULWF AR G2L ; ARG1L * ARG2L ->

MOVFF PRODH, RES1 ;
MOVFF PRODL, RES0 ;

;

MOVF ARG1H, W
MULWF AR G2H ; ARG1H * ARG2H ->

MOVFF PRODH, RES3 ;
MOVFF PRODL, RES2 ;

;

MOVF ARG1L, W
MULWF AR G2H ; ARG1L * ARG2H ->

MOVF PRODL, W ;
ADDWF RES1, F ; Add cross
MOVF PRODH, W ; products
ADDWFC RES2, F ;
CLRF WREG ;
ADDWFC RES3, F ;

;

MOVF ARG1H, W ;
MULWF AR G2L ; ARG1H * ARG2L ->

MOVF PRODL, W ;
ADDWF RES1, F ; Add cross
MOVF PRODH, W ; products
ADDWFC RES2, F ;
CLRF WREG ;
ADDWFC RES3, F ;

;

BTFSS ARG2H, 7 ; ARG2H:ARG2L neg?
BRA SIGN_ARG1 ; no, check ARG1
MOVF ARG1L, W ;
SUBWF RES2 ;
MOVF ARG1H, W ;

SUBWFB RES3
;
SIGN_ARG1

BTFSS ARG1H, 7 ; ARG1H:ARG1L neg?

BRA CONT_CODE ; no, done

MOVF ARG2L, W ;

SUBWF RES2 ;

MOVF ARG2H, W ;

SUBWFB RES3
;
CONT_CODE
:

; PRODH:PRODL

; PRODH:PRODL

; PRODH:PRODL

; PRODH:PRODL

) +
)

DS39755A_CN 第 90 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

9.0 中断

PIC18F2423/2523/4423/4523 器件具有多个中断源及
中断优先级功能，该功能可以给每个中断源分配高优先
级或者低优先级。高优先级中断向量位于 0008h，低优

先级中断向量位于 0018h。高优先级中断事件可以中断
正在处理的低优先级中断。

有 10 个寄存器用于控制中断操作。这些寄存器是：

• RCON

•INTCON

• INTCON2

• INTCON3

•PIR1和 PIR2

•PIE1和 PIE2

•IPR1和 IPR2

®

建议使用随 MPLAB
名这些寄存器中的位。这使得汇编器 / 编译器能够自动
识别指定寄存器内的这些位。

通常，中断源有 3 个位用于控制其操作。这些位的功能
分别是：

• 标志位表明发生了中断事件

• 允许位允许程序跳转到中断向量地址处执行（当
标志位置 1 时）

• 优先级位用于选择高优先级还是低优先级

通过将 IPEN 位 （RCON<7>）置 1，可使能中断优先级
功能。当使能中断优先级时，有 2 个全局中断允许位。将

GIEH 位 （INTCON<7>）置 1，可允许所有优先级位已
置 1 （高优先级）的中断。将 GIEL 位 （INTCON<6>）
置 1，可允许所有优先级位已清零（低优先级）的中断。

当中断标志位、允许位及相应的全局中断允许位均被置 1
时，中断将根据优先级位的设置立即跳转到地址 0008h
或0018h。也可以通过设置相应的中断允许位来禁止各个
中断。

IDE 提供的 Microchip 头文件命

当 IPEN 位清零 （默认状态）时，便会禁止中断优先级
功能，此时中断是与 PIC
模 式 下，各 个 中 断源的中断优先级位不起作用。

INTCON<6>是 PEIE 位，用于允许 / 禁止所有的外设中
断源。 INTCON<7> 是 GIE 位，用于允许 / 禁止所有中
断源。在兼容模式下，所有中断均跳转到 0008h。

当响应中断时，全局中断允许位被清零以禁止其他中
断。清零后的 IPEN 位就是 GIE 位。如果使用了中断优
先级，这个位就是 GIEH 位或者 GIEL 位。高优先级中
断源会中断低优先级中断。在处理高优先级中断时，低
优先级中断将不被响应。

返回地址被压入堆栈，中断向量地址（0008h或 0018h）
被装入 PC。只要在中断服务程序中，就可以通过查询

中断标志位来确定中断源。在重新允许中断前，必须用
软件将中断标志位清零，以避免重复响应中断。

执行“从中断返回”指令 RETFIE 将退出中断程序，同
时将 GIE位（若使用中断优先级则为 GIEH或 GIEL 位）
置 1，从而重新允许中断。

对于外部中断事件，例如 INT 引脚中断或者 PORTB 输

入电平变化中断，中断响应延时将会是 3 到 4 个指令周
期。对于单周期或双周期指令，中断响应延时 完全相

同。各中断标志位的置 1 不受对应的中断允许位和 GIE
位状态的影响。

注： 当允许任何中断时，不要使用 MOVFF 指令

修改中断控制寄存器。否则可能导致单片
机操作出错。

®

中档系列器件兼容的。在兼容

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 91 页

PIC18F2423/2523/4423/4523

图 9-1： PIC18 中断逻辑

TMR0IF
TMR0IE
TMR0IP

RBIF
RBIE
RBIP

INT0IF

INT0IE

INT1IF
INT1IE
INT1IP

INT2IE
INT2IP

IPEN

PEIE/GIEL

INT2IF

产生高优先级中断

产生低优先级中断

ADIF
ADIE
ADIP

RCIF
RCIE
RCIP

SSPIF
SSPIE
SSPIP

ADIF
ADIE
ADIP

RCIF
RCIE
RCIP

SSPIF
SSPIE
SSPIP

其他外设中断

其他外设中断

IPEN

TMR0IF
TMR0IE

TMR0IP

RBIF
RBIE

RBIP

INT1IF
INT1IE

INT1IP

INT2IF
INT2IE

INT2IP

IPEN

GIE/GIEH
PEIE/GIEL

如果处于空闲或
休眠模式则唤醒

到 CPU 的中断
跳转到

0008h

GIE/GIEH

到 CPU 的中断
跳转到

0018h

DS39755A_CN 第 92 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

9.1 INTCON 寄存器

INTCON 寄存器是可读写的寄存器，包含各个中断允许
位、优先级位和标志位。

注： 当中断条件产生时，不管相应的中断允许

位或全局中断允许位的状态如何，中断标
志位都将置 1。中断标志位可由软件查询。

用户软件应在允许一个中断前，先将相应的
中断标志位清零；否则只要允许了中断，就
会产生中断。

寄存器 9-1： INTCON：中断控制寄存器

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-x

GIE/GIEH PEIE/GIEL TMR0IE INT0IE RBIE TMR0IF INT0IF RBIF

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

注 1： 电平的不匹配会不断地将该位置 1。读取 PORTB 可以结束不匹配情况，并将该位清零。

GIE/GIEH：全局中断允许位

当 IPEN = 0 时：
1 = 允许所有未被屏蔽的中断
0 = 禁止所有中断

IPEN = 1 时：

当

1 = 允许所有高优先级中断
0 = 禁止所有中断

PEIE/GIEL： 外设中断允许位

IPEN = 0 时：

当

1 = 允许所有未被屏蔽的外设中断
0 = 禁止所有外设中断

当

IPEN = 1 时：
1 = 允许所有低优先级的外设中断
0 = 禁止所有低优先级的外设中断

TMR0IE：TMR0 溢出中断允许位

1 = 允许 TMR0 溢出中断
0 = 禁止 TMR0 溢出中断

INT0IE：INT0 外部中断允许位

1 = 允许 INT0 外部中断
0 = 禁止 INT0 外部中断

RBIE：RB端口电平变化中断允许位

1 = 允许 RB 端口电平变化中断
0 = 禁止 RB 端口电平变化中断

TMR0IF：TMR0 溢出中断标志位

1 = TMR0 寄存器已溢出 （必须用软件清零）
0 = TMR0 寄存器未溢出

INT0IF：INT0 外部中断标志位

1 = 发生了 INT0 外部中断（必须用软件清零）
0 = 未发生 INT0 外部中断

RBIF：RB端口电平变化中断标志位

1 = RB7:RB4 引脚中至少有一个引脚的电平状态发生了改变 （必须用软件清零）
0 = RB7:RB4 引脚电平状态没有改变

(1)

(1)

 2007 Microchip Technology Inc. 初稿 DS39755A_CN 第 93 页

PIC18F2423/2523/4423/4523

寄存器 9-2： INTCON2：中断控制寄存器 2

R/W-1 R/W-1 R/W-1 R/W-1 U-0 R/W-1 U-0 R/W-1
RBPU

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

INTEDG0 INTEDG1 INTEDG2 —TMR0IP—RBIP

bit 7

bit 6

bit 5

bit 4

bit 3
bit 2

bit 1
bit 0

注： 当中断条件产生时，不管相应的中断允许位或全局中断允许位的状态如何，中断标志位都将置 1。中断标志

RBPU

：PORTB 上拉使能位

1 = 禁止所有 PORTB 上拉
0 = 根据各端口锁存值使能 PORTB 上拉

INTEDG0：外部中断 0 边沿选择位

1 = 上升沿触发中断
0 = 下降沿触发中断

INTEDG1：外部中断 1 边沿选择位

1 = 上升沿触发中断
0 = 下降沿触发中断

INTEDG2：外部中断 2 边沿选择位

1 = 上升沿触发中断
0 = 下降沿触发中断

未实现：读为 0

TMR0IP：TMR0 溢出中断优先级位

1 = 高优先级
0 = 低优先级

未实现：读为 0

RBIP：RB端口电平变化中断优先级位

1 = 高优先级
0 = 低优先级

位可由软件查询。

用户软件应在允许一个中断前，先将相应的中断标志位清零；否则只要允许了中断，就会产生中断。

DS39755A_CN 第 94 页 初稿  2007 Microchip Technology Inc.

PIC18F2423/2523/4423/4523

寄存器 9-3： INTCON3：中断控制寄存器 3

R/W-1 R/W-1 U-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0

INT2IP INT1IP — INT2IE INT1IE — INT2IF INT1IF

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5
bit 4

bit 3

bit 2
bit 1

bit 0

注： 当中断条件产生时，不管相应的中断允许位或全局中断允许位的状态如何，中断标志位都将置 1。中 断标志

INT2IP：INT2 外部中断优先级位

1 = 高优先级
0 = 低优先级

INT1IP：INT1 外部中断优先级位

1 = 高优先级
0 = 低优先级

未实现：读为 0

INT2IE：INT2 外部中断允许位

1 = 允许 INT2 外部中断
0 = 禁止 INT2 外部中断

INT1IE：INT1 外部中断允许位

1 = 允许 INT1 外部中断
0 = 禁止 INT1 外部中断

未实现：读为 0

INT2IF：INT2 外部中断标志位

1 = 发生了 INT2 外部中断（必须用软件清零）
0 = 未发生 INT2 外部中断

INT1IF：INT1 外部中断标志位

1 = 发生了 INT1 外部中断（必须用软件清零）
0 = 未发生 INT1 外部中断

位可由软件查询。

用户软件应在允许一个中断前，先将相应的中断标志位清零；否则只要允许了中断，就会产生中断。

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9.2 PIR 寄存器

PIR 寄存器包含各外设中断的标志位。根据外设中断源
的数 量，有两个外设中断请 求 标 志寄存器 （PIR1 和
PIR2）。

注 1： 当中断条件产生时，不管相应的中断允许

位或全局中断允许位 GIE（INTCON<7>）
的状态如何，中断标志位都将置 1。

2: 用户软件应在允 许中断前 和处理完中断

后，将相应的中断标志位清零。

寄存器 9-4： PIR1：外设中断请求 （标志）寄存器 1

R/W-0 R/W-0 R-0 R-0 R/W-0 R/W-0 R/W-0 R/W-0

(1)

PSPIF

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

ADIF RCIF TXIF SSPIF CCP1IF TMR2IF TMR1IF

PSPIF：并行从动端口读 / 写中断标志位

1 = 发生了读或写操作 （必须用软件清零）
0 = 未发生读或写操作

ADIF：A/D转换器中断标志位

1 =A/D转换完成 （必须用软件清零）
0 =A/D转换未完成

RCIF：EUSART接收中断标志位

1 =EUSART接收缓冲器 RCREG 满 （读取 RCREG 时清零）
0 =EUSART接收缓冲器为空

TXIF：EUSART 发送中断标志位

1 =EUSART发送缓冲器 TXREG 空 （写入 TXREG 时清零）
0 =EUSART发送缓冲器满

SSPIF：主同步串行口中断标志位

1 = 发送 / 接收完成 （必须用软件清零）
0 = 等待发送 / 接收

CCP1IF：CCP1 中断标志位
捕捉模式：

1 = 发生了 TMR1 寄存器捕捉（必须用软件清零）
0 = 未发生 TMR1 寄存器捕捉

比较模式：

1 = 发生了 TMR1 寄存器的比较匹配 （必须用软件清零）
0 = 未发生 TMR1 寄存器的比较匹配

PWM
在此模式下未使用。

TMR2IF：TMR2 与 PR2 匹配中断标志位

1 =TMR2与 PR2 匹配（必须用软件清零）
0 =TMR2与 PR2 未发生匹配

TMR1IF：TMR1 溢出中断标志位

1 =TMR1寄存器溢出 （必须用软件清零）
0 =TMR1寄存器未溢出

模式：

(1)

注 1： 该位在 28 引脚器件上未实现，读为 0。

DS39755A_CN 第 96 页 初稿  2007 Microchip Technology Inc.

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寄存器 9-5： PIR2：外设中断请求 （标志）寄存器 2

R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

OSCFIF CMIF — EEIF BCLIF HLVDIF TMR3IF CCP2IF

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

bit 7

bit 6

bit 5
bit 4

bit 3

bit 2

bit 1

bit 0

OSCFIF：振荡器失效中断标志位

1 = 系统振荡器失效，改成由 INTOSC 作为时钟输入 （必须用软件清零）
0 = 系统时钟正常运行

CMIF：比较器中断标志位

1 = 比较器输入已改变 （必须用软件清零）
0 = 比较器输入未变化

未实现：读为 0

EEIF：数据 EEPROM/ 闪存写操作中断标志位

1 = 写操作完成 （必须用软件清零）
0 = 写操作未完成或尚未开始

BCLIF：总线冲突中断标志位

1 = 发生了总线冲突 （必须用软件清零）
0 = 未发生总线冲突

HLVDIF：高 / 低压检测中断标志位

1 = 发生了高 / 低压条件 （方向由 VDIRMAG 位 HLVDCON<7> 决定）
0 = 未发生高 / 低压条件

TMR3IF：TMR3 溢出中断标志位

1 =TMR3寄存器溢出 （必须用软件清零）
0 =TMR3寄存器未溢出

CCP2IF：CCP2 中断标志位
捕捉模式：

1 = 发生了 TMR1 寄存器捕捉 （必须用软件清零）
0 = 未发生 TMR1 寄存器捕捉

比较模式：

1 = 发生了 TMR1 寄存器的比较匹配 （必须用软件清零）
0 = 未发生 TMR1 寄存器的比较匹配

PWM

在此模式下不使用。

模式：

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PIC18F2423/2523/4423/4523

9.3 PIE 寄存器

PIE 寄存器包含各外设中断的允许位。根据外设中断源
的数量，有两个外设中断允许寄存器（PIE1和 PIE2）。

当 IPEN = 0 时，要允许任一外设中断，必须将 PEIE位
置 1。

寄存器 9-6： PIE1：外设中断允许寄存器 1

R/W-0 R/W-0 R-0 R-0 R/W-0 R/W-0 R/W-0 R/W-0

(1)

PSPIE

bit 7 bit 0

图注：

R = 可读位 W = 可写位 U = 未实现位，读为 0

-n = POR 值 1 = 置 10 = 清零 x = 未知

ADIE RCIE TXIE SSPIE CCP1IE TMR2IE TMR1IE

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bit 0

PSPIE：并行从动端口读 / 写中断允许位

1 = 允许 PSP 读 / 写中断
0 = 禁止 PSP 读 / 写中断

ADIE：A/D转换器中断允许位

1 = 允许 A/D 中断
0 = 禁止 A/D 中断

RCIE：EUSART接收中断允许位

1 = 允许 EUSART 接收中断
0 = 禁止 EUSART 接收中断

TXIE：EUSART发送中断允许位

1 = 允许 EUSART 发送中断
0 = 禁止 EUSART 发送中断

SSPIE：主同步串行口中断允许位

1 = 允许 MSSP 中断
0 = 禁止 MSSP 中断

CCP1IE：CCP1 中断允许位

1 = 允许 CCP1 中断
0 = 禁止 CCP1 中断

TMR2IE：TMR2 与 PR2 匹配中断允许位

1 = 允许 TMR2 与 PR2 匹配中断
0 = 禁止 TMR2 与 PR2 匹配中断

TMR1IE：TMR1 溢出中断允许位

1 = 允许 TMR1 溢出中断
0 = 禁止 TMR1 溢出中断

(1)

注 1： 该位在 28 引脚器件上未实现，读为 0。

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