Intel Corporation KU82374EB, KU82374SB Datasheet
*Other brands and names are the property of their respective owners.
Information in this document is provided in connection with Intel products. Intel assumes no liability whatsoever, including infringement of any patent or
copyright, for sale and use of Intel products except as provided in Intel’s Terms and Conditions of Sale for such products. Intel retains the right to make
changes to these specifications at any time, without notice. Microcomputer Products may have minor variations to this specification known as errata.
March 1996COPYRIGHT©INTEL CORPORATION, 1996 Order Number: 290476-004
82374EB/82374SB EISA
SYSTEM COMPONENT (ESC)
Y
Integrates EISA Compatible Bus
Controller
Ð Translates Cycles Between EISA and
ISA Bus
Ð Supports EISA Burst and Standard
Cycles
Ð Supports ISA Zero Wait-State Cycles
Ð Supports Byte Assembly/
Disassembly for 8-, 16- and 32-Bit
Transfers
Ð Supports EISA Bus Frequency of up
to 8.33 MHz
Y
Supports Eight EISA Slots
Ð Directly Drives Address, Data and
Control Signals for Eight Slots
Ð Decodes Address for Eight Slot
Specific AENs
Y
Provides Enhanced DMA Controller
Ð Provides Scatter-Gather Function
Ð Supports Type A, Type B, Type C
(Burst), and Compatible DMA
Transfer
Ð Provides Seven Independently
Programmable Channels
Ð Integrates Two 82C37A Compatible
DMA Controllers
Y
Integrates the Functionality of two
82C59 Interrupt Controllers and two
82C54 Timers
Ð Provides 14 Programmable Channels
for Edge or Level Interrupts
Ð Provides 4 PCI Interrupts Routible to
any of 11 Interrupt Channels
Ð Supports Timer Function for Refresh
Request, System Timer, Speaker
Tone, Fail Safe Timer, and CPU
Speed Control
Y
Advanced Programmable Interrupt
Controller (APIC)
Ð Multiprocessor Interrupt
Management
Ð Separate Bus For Interrupt Messages
Y
5V CMOS Technology
Y
Provides High Performance Arbitration
Ð Supports Eight EISA Masters and
PCEB
Ð Supports ISA Masters, DMA
Channels, and Refresh
Ð Provides Programmable Arbitration
Scheme for Fixed, Rotating, or
Combination Priority
Y
Integrates Support Logic for X-Bus
Peripherals
Ð Generates Chip Selects/Encoded
Chip Selects for Floppy and
Keyboard Controller, IDE, Parallel/
Serial Ports , and General Purpose
Peripherals
Ð Provides Interface for Real Time
Clock
Ð Generates Control Signals for X-Bus
Data Transceiver
Ð Integrates Port 92, Mouse Interrupt,
and Coprocessor Error Reporting
Y
Generates Non-Maskable Interrupts
(NMI)
Ð PCI System Errors
Ð PCI Parity Errors
Ð EISA Bus Parity Errors
Ð Fail Safe Timer
Ð Bus Timeout
Ð Via Software Control
Y
Provides BIOS Interface
Ð Supports 512K Bytes of Flash or
EPROM BIOS on the X-Bus
Ð Allows BIOS on PCI
Ð Supports Integrated VGA BIOS
Y
82374SB System Power Management
(Intel SMM Support)
Ð Fast On/Off Support via SMI
GenerationHardware Events,
Software Events, EXTSMI
Ý
, Fast Off
Timer, System Events
Ð Programmable CPU Clock Control
Ð Enables Energy Efficient Desktop
Systems
Y
Only Available as Part of a Supported
Kit
Y
208-Pin QFP Package
82374EB/82374SB
This document describes both the 82374EB and 82374SB components. Unshaded areas describe the
82374EB. Shaded areas, like this one, describe the 82374SB operations that differ from the 82374EB.
The 82374EB/SB EISA System Component (ESC) provides all the EISA system compatible functions. The
ESC with the PCEB provide all the functions to implement an EISA-to-PCI bridge and EISA I/O subsystem.
The ESC integrates the common I/O functions found in today’s EISA-based PC systems. The ESC incorporates the logic for an EISA (master and slave) interface, EISA bus controller, enhanced seven channel DMA
controller with scatter-gather support, EISA arbitration, 14 channel interrupt controller, Advanced Programmable Interrupt Controller (APIC), five programmable timer/counters, and non-maskable-interrupt (NMI) control
logic. The ESC also integrates support logic to decode peripheral devices such as the Flash BIOS, real time
clock, keyboard/mouse controller, floppy controller, two serial ports, one parallel port, and IDE hard disk drive.
The 82374SB also contains support for SMM power management
2
82374EB/82374SB
290476– 1
NOTE:
SMM Interface and INIT are on the 82347SB only.
Simplified ESC Block Diagram
3
82374EB/82374SB EISA
SYSTEM COMPONENT (ESC)
CONTENTS PAGE
1.0 ARCHITECTURAL OVERVIEW
АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 11
1.1 PCEB Overview ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 14
1.2 ESC Overview ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 16
2.0 SIGNAL DESCRIPTION АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 17
2.1 PCI Local Bus Interface Signals АААААААААААААААААААААААААААААААААААААААААААААААААААААААА 18
2.2 EISA Bus Interface Signals АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 18
2.3 ISA Bus Signals ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 21
2.4 DMA Signal Description ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 24
2.5 EISA Arbitration Signals ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 25
2.6 Timer Unit Signal АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 26
2.7 Interrupt Controller Signals АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 27
2.8 APIC Bus Signals АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 27
2.9 System Power Management Signals (82374SB Only) ААААААААААААААААААААААААААААААААААА 27
2.10 ESC/PCEB Interface Signals ААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 28
2.10.1 ARBITRATION AND INTERRUPT ACKNOWLEDGE CONTROL АААААААААААААААААА 28
2.10.2 PCEB BUFFER COHERENCY CONTROL ААААААААААААААААААААААААААААААААААААААА 29
2.11 Integrated Logic Signals АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 30
2.11.1 EISA ADDRESS BUFFER CONTROL АААААААААААААААААААААААААААААААААААААААААААА 30
2.11.2 COPROCESSOR INTERFACE АААААААААААААААААААААААААААААААААААААААААААААААААА 30
2.11.3 BIOS INTERFACE АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 30
2.11.4 KEYBOARD CONTROLLER INTERFACE АААААААААААААААААААААААААААААААААААААААА 31
2.11.5 REAL TIME CLOCK INTERFACE АААААААААААААААААААААААААААААААААААААААААААААААА 31
2 11.6 FLOPPY DISK CONTROLLER INTERFACE АААААААААААААААААААААААААААААААААААААА 32
2.11.7 CONFIGURATION RAM INTERFACE ААААААААААААААААААААААААААААААААААААААААААА 33
2.11.8 X-BUS CONTROL AND GENERAL PURPOSE DECODE ААААААААААААААААААААААААА 33
2.12 Test Signal ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 35
3.0 REGISTER DESCRIPTION ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 35
3.1 Configuration Registers АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 35
3.1.1 ESCIDÐESC ID REGISTER АААААААААААААААААААААААААААААААААААААААААААААААААААААА 36
3.1.2 RIDÐREVISION ID REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААААА 36
3.1.3 MSÐMODE SELECT REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААА 36
3.1.4 BIOSCSAÐBIOS CHIP SELECT A REGISTER АААААААААААААААААААААААААААААААААААА 38
3.1.5 BIOSCSBÐBIOS CHIP SELECT B REGISTER АААААААААААААААААААААААААААААААААААА 39
4
CONTENTS PAGE
3.1.6 CLKDIVÐEISA CLOCK DIVISOR REGISTER
ААААААААААААААААААААААААААААААААААААА 40
3.1.7 PCSAÐPERIPHERAL CHIP SELECT A REGISTER ААААААААААААААААААААААААААААААА 41
3.1.8 PCSBÐPERIPHERAL CHIP SELECT B REGISTER ААААААААААААААААААААААААААААААА 42
3.1.9 EISAID[4:1]ÐEISA ID REGISTERS ААААААААААААААААААААААААААААААААААААААААААААААА 43
3.1.10 SGRBAÐSCATTER/GATHER RELOCATE BASE ADDRESS REGISTER АААААААА 43
3.1.11 APICBASEÐAPIC BASE ADDRESS RELOCATION АААААААААААААААААААААААААААААА 44
3.1.12 PIRQ[0:3
]
Ý
ÐPIRQ ROUTE CONTROL REGISTERS АААААААААААААААААААААААААААА 44
3.1.13 GPCSLA[2:0]ÐGENERAL PURPOSE CHIP SELECT LOW ADDRESS
REGISTER АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 45
3.1.14 GPCSHA[2:0]ÐGENERAL PURPOSE CHIP SELECT HIGH ADDRESS
REGISTER
АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 45
3.1.15 GPCSM[2:0]ÐGENERAL PURPOSE CHIP SELECT MASK REGISTER АААААААААА 46
3.1.16 GPXBCÐGENERAL PURPOSE PERIPHERAL X-BUS CONTROL REGISTER ÀÀÀÀ 46
3.1.17 PACÐPCI/APIC CONTROL REGISTER ААААААААААААААААААААААААААААААААААААААААА 47
3.1.18 TESTCÐTEST CONTROL REGISTER АААААААААААААААААААААААААААААААААААААААААА 47
3.1.19 SMICNTLÐSMI CONTROL REGISTER АААААААААААААААААААААААААААААААААААААААААА 47
3.1.20 SMIENÐSMI ENABLE REGISTER АААААААААААААААААААААААААААААААААААААААААААААА 48
3.1.21 SEEÐSYSTEM EVENT ENABLE REGISTER АААААААААААААААААААААААААААААААААААА 49
3.1.22 FTMRÐFAST OFF TIMER REGISTER АААААААААААААААААААААААААААААААААААААААААА 50
3.1.23 SMIREQÐSMI REQUEST REGISTER ААААААААААААААААААААААААААААААААААААААААААА 50
3.1.24 CTLTMRÐCLOCK SCALE STPCLKÝLOW TIMER АААААААААААААААААААААААААААААА 52
3.1.25 CTLTMRHÐCLOCK SCALE STPCLKÝHIGH TIMER АААААААААААААААААААААААААААА 52
3.2 DMA Register Description ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 52
3.2.1 DCOMÐCOMMAND REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААА 52
3.2.2 DCMÐDMA CHANNEL MODE REGISTER АААААААААААААААААААААААААААААААААААААААА 54
3.2.3 DCEMÐDMA CHANNEL EXTENDED MODE REGISTER ААААААААААААААААААААААААА 55
3.2.4 DRÐDMA REQUEST REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААА 58
3.2.5 MASK REGISTERÐWRITE SINGLE MASK BIT ААААААААААААААААААААААААААААААААААА 58
3.2.6 WAMBÐWRITE ALL MASK BITS REGISTER ААААААААААААААААААААААААААААААААААААА 59
3.2.7 DSÐDMA STATUS REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААААА 60
3.2.8 DB&CAÐDMA BASE AND CURRENT ADDRESS REGISTER (8237
COMPATIBLE SEGMENT)
ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 61
3.2.9 DB&CBWÐDMA BASE AND CURRENT BYTE/WORD COUNT REGISTER
(8237 COMPATIBLE SEGMENT)
ААААААААААААААААААААААААААААААААААААААААААААААААААААА 62
3.2.10 DMA BASE AND CURRENT HIGH BYTE/WORD COUNT REGISTER; DMA
BASE HIGH BYTE/WORD COUNT REGISTER АААААААААААААААААААААААААААААААААААААА 63
3.2.11 DMA MEMORY LOW PAGE REGISTER; DMA MEMORY BASE LOW PAGE
REGISTER АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 64
3.2.12 DMAPÐDMA PAGE REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААА 64
5
CONTENTS PAGE
3.2.13 DMALPRÐDMA LOW PAGE REFRESH REGISTER
ААААААААААААААААААААААААААААА 65
3.2.14 DMAMHPGÐDMA MEMORY HIGH PAGE REGISTER; DMA MEMORY BASE
HIGH PAGE REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 65
3.2.15 DMAHPGRÐDMA HIGH PAGE REGISTER REFRESH АААААААААААААААААААААААААА 66
3.2.16 STOP REGISTERS АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 66
3.2.17 CHAINÐCHAINING MODE REGISTER АААААААААААААААААААААААААААААААААААААААААА 67
3.2.18 CHAINSTAÐCHAINING MODE STATUS REGISTER АААААААААААААААААААААААААААА 68
3.2.19 CHINTSTÐCHANNEL INTERRUPT STATUS REGISTER АААААААААААААААААААААААА 68
3.2.20 CHAINBECÐCHAIN BUFFER EXPIRATION CONTROL REGISTER ААААААААААААА 68
3.2.21 SCATGAÐSCATTER-GATHER COMMAND REGISTER ААААААААААААААААААААААААА 69
3.2.22 SCAGASTÐSCATTER-GATHER STATUS REGISTER АААААААААААААААААААААААААА 71
3.2.23 SCAGADÐSCATTER-GATHER DESCRIPTOR TABLE POINTER REGISTER ÀÀÀÀ 72
3.2.24 CBPFFÐCLEAR BYTE POINTER FLIP FLOP REGISTER АААААААААААААААААААААААА 73
3.2.25 DMCÐDMA MASTER CLEAR REGISTER ААААААААААААААААААААААААААААААААААААААА 73
3.2.26 DCMÐDMA CLEAR MASK REGISTER АААААААААААААААААААААААААААААААААААААААААА 74
3.3 Timer Unit Registers ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 74
3.3.1 TCWÐTIMER CONTROL WORD REGISTER ААААААААААААААААААААААААААААААААААААА 74
3.3.2 TIMER READ BACK COMMAND REGISTER АААААААААААААААААААААААААААААААААААААА 76
3.3.3 COUNTER LATCH COMMAND REGISTER ААААААААААААААААААААААААААААААААААААААА 77
3.3.4 TMSTATÐTIMER STATUS BYTE FORMAT REGISTER АААААААААААААААААААААААААА 78
3.3.5 CAPSÐCOUNTER ACCESS PORTS ААААААААААААААААААААААААААААААААААААААААААААА 79
3.4 Interrupt Controller Registers АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 79
3.4.1 ICW1ÐINITIALIZATION COMMAND WORD 1 АААААААААААААААААААААААААААААААААААА 79
3.4 2 ICW2ÐINITIALIZATION COMMAND WORD 2 АААААААААААААААААААААААААААААААААААА 81
3.4.3 ICW3ÐINITIALIZATION COMMAND WORD 3 (MASTER) ААААААААААААААААААААААААА 82
3.4.4 ICW3ÐINITIALIZATION COMMAND WORD 3 (SLAVE) ААААААААААААААААААААААААААА 82
3.4.5 ICW4ÐINITIALIZATION COMMAND WORD 4 АААААААААААААААААААААААААААААААААААА 83
3.4.6 OCW1ÐOPERATION CONTROL WORD 1 ААААААААААААААААААААААААААААААААААААААА 84
3.4.7 OCW2ÐOPERATION CONTROL WORD 2 ААААААААААААААААААААААААААААААААААААААА 84
3.4.8 OCW3ÐOPERATION CONTROL WORD 3 ААААААААААААААААААААААААААААААААААААААА 85
3.4.9 ELCRÐEDGE/LEVEL CONTROL REGISTER АААААААААААААААААААААААААААААААААААА 87
3.4.10 NMISCÐNMI STATUS AND CONTROL REGISTER ААААААААААААААААААААААААААААА 87
3.4.11 NMIERTCÐNMI CONTROL AND REAL-TIME CLOCK ADDRESS АААААААААААААААА 88
3.4.12 NMIESCÐNMI EXTENDED STATUS AND CONTROL REGISTER ААААААААААААААА 89
3.4.13 SOFTNMIÐSOFTWARE NMI GENERATION REGISTER АААААААААААААААААААААААА 90
3.5 EISA Configuration, Floppy Support, and Port 92h АААААААААААААААААААААААААААААААААААААА 90
3.5.1 CONFRAMPÐCONFIGURATION RAM PAGE REGISTER АААААААААААААААААААААААА 90
3.5.2 DIGOUTÐDIGITAL OUTPUT REGISTER ААААААААААААААААААААААААААААААААААААААААА 90
6
CONTENTS PAGE
3.5.3 PORT 92 REGISTER
ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 91
3.5.4 LEISAMGÐLAST EISA BUS MASTER GRANTED REGISTER АААААААААААААААААААА 92
3.6 Power Management Registers ААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 92
3.6.1 APMCÐADVANCED POWER MANAGEMENT CONTROL PORT ААААААААААААААААА 92
3.6.2 APMSÐADVANCED POWER MANAGEMENT STATUS PORT АААААААААААААААААААА 92
3.7 APIC Registers АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 93
3.7.1 IOREGSELÐI/O REGISTER SELECT REGISTER АААААААААААААААААААААААААААААААА 93
3.7.2 IOWINÐI/O WINDOW REGISTER АААААААААААААААААААААААААААААААААААААААААААААААА 93
3.7.3 APICIDÐI/O APIC IDENTIFICATION REGISTER ААААААААААААААААААААААААААААААААА 94
3.7.4 APICIDÐI/O APIC IDENTIFICATION REGISTER ААААААААААААААААААААААААААААААААА 94
3.7.5 APICARBÐI/O APIC ARBITRATION REGISTER АААААААААААААААААААААААААААААААААА 95
3.7.6 IOREDTBL[15:0]ÐI/O REDIRECTION TABLE REGISTERS АААААААААААААААААААААА 95
4.0 ADDRESS DECODING АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 98
4.1 BIOS Memory Space АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 98
4.2 I/O Addresses Contained Within The ESC АААААААААААААААААААААААААААААААААААААААААААА 101
4.3 Configuration Addresses ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 110
4.4 X-Bus Peripherals АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 112
4.5 I/O APIC Registers ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 114
5.0 EISA CONTROLLER FUNCTIONAL DESCRIPTION АААААААААААААААААААААААААААААААААААА 115
5.1 Overview ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 115
5.2 Clock Generation ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 116
5.2.1 CLOCK STRETCHING АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 116
5.3 EISA Master Cycles АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 117
5.3.1 EISA MASTER TO 32-BIT EISA SLAVE АААААААААААААААААААААААААААААААААААААААААА 117
5.3.2 EISA MASTER TO 16-BIT ISA SLAVE ААААААААААААААААААААААААААААААААААААААААААА 119
5.3.3 EISA MASTER TO 8-BIT EISA/ISA SLAVES ААААААААААААААААААААААААААААААААААААА 119
5.3.4 EISA MASTER BACK-OFF АААААААААААААААААААААААААААААААААААААААААААААААААААААА 120
5.4 ISA Master Cycles АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 121
5.4.1 ISA MASTER TO 32-/16-BIT EISA SLAVE ААААААААААААААААААААААААААААААААААААААА 121
5.4.2 ISA MASTER TO 16-BIT ISA SLAVE ААААААААААААААААААААААААААААААААААААААААААААА 121
5.4.3 ISA MASTER TO 8-BIT EISA/ISA SLAVE АААААААААААААААААААААААААААААААААААААААА 123
5.4.4 ISA WAIT STATE GENERATION АААААААААААААААААААААААААААААААААААААААААААААААА 123
5.5 Mis-Match Cycles АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 124
5.6 Data Swap Buffer Control Logic ААААААААААААААААААААААААААААААААААААААААААААААААААААААА 125
5.7 Servicing DMA Cycles АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 126
5.8 Refresh Cycles ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 126
7
CONTENTS PAGE
5.9 EISA Slot Support
АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 126
5.9.1 AEN GENERATION ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 126
5.9.2 MACKXÝGENERATION АААААААААААААААААААААААААААААААААААААААААААААААААААААААА 128
6.0 DMA CONTROLLER АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 128
6.1 DMA Controller Overview ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 128
6.2 DMA Transfer Modes ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 130
6.2.1 SINGLE TRANSFER MODE ААААААААААААААААААААААААААААААААААААААААААААААААААААА 130
6.2.2 BLOCK TRANSFER MODE АААААААААААААААААААААААААААААААААААААААААААААААААААААА 130
6.2.3 DEMAND TRANSFER MODE АААААААААААААААААААААААААААААААААААААААААААААААААААА 130
6.2.4 CASCADE MODE ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 131
6.3 DMA Transfer Types ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 131
6.4 DMA Timing АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 131
6.4.1 COMPATIBLE TIMINGS ААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 132
6.4.2 TYPE ‘‘A’’ TIMING ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 133
6.4.3 TYPE ‘‘B’’ TIMING ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 134
6.4.4 TYPE ‘‘C’’ (BURST) TIMING ААААААААААААААААААААААААААААААААААААААААААААААААААААА 135
6.5 Channel Priority АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 135
6.6 Scatter-Gather Functional Description АААААААААААААААААААААААААААААААААААААААААААААААА 136
6.7 Register Functionality АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 138
6.7.1 ADDRESS COMPATIBILITY MODE АААААААААААААААААААААААААААААААААААААААААААААА 138
6.7.2 SUMMARY OF THE DMA TRANSFER SIZES АААААААААААААААААААААААААААААААААААА 139
6.7.3 ADDRESS SHIFTING WHEN PROGRAMMED FOR 16-BIT I/O COUNT BY
WORDS АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 139
6.7.4 STOP REGISTERS (RING BUFFER DATA STRUCTURE) АААААААААААААААААААААААА 139
6.7.5 BUFFER CHAINING MODE AND STATUS REGISTERS ААААААААААААААААААААААААА 140
6.7.6 AUTOINITIALIZE АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 141
6.8 Software Commands ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 141
6.8.1 CLEAR BYTE POINTER FLIP-FLOP ААААААААААААААААААААААААААААААААААААААААААААА 141
6.8.2 DMA MASTER CLEAR АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 141
6.8.3 CLEAR MASK REGISTER ААААААААААААААААААААААААААААААААААААААААААААААААААААААА 141
6.9 Terminal Count/EOP Summary ААААААААААААААААААААААААААААААААААААААААААААААААААААААА 142
6.10 Buffer Chaining ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 142
6.11 Refresh Unit АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 143
7.0 EISA BUS ARBITRATION АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 143
7.1 Arbitration Priority АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 144
7.2 Preemption АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 144
7.2.1 PCEB EISA BUS ACQUISITION AND PCEB PREEMPTION АААААААААААААААААААААА 144
8
CONTENTS PAGE
7.2.2 EISA MASTER PREEMPTION
ААААААААААААААААААААААААААААААААААААААААААААААААААА 146
7.2.3 DMA PREEMPTION ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 146
7.3 Slave Timeouts ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 146
7.4 Arbitration During Non-Maskable Interrupts ААААААААААААААААААААААААААААААААААААААААААА 146
8.0 INTERVAL TIMERS АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 146
8.1 Interval Timer Address Map АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 147
8.2 Programming The Interval Timer АААААААААААААААААААААААААААААААААААААААААААААААААААААА 148
9.0 INTERRUPT CONTROLLER АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 151
9.1 Interrupt Controller Internal Registers ААААААААААААААААААААААААААААААААААААААААААААААААА 153
9.2 Interrupt Sequence ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 153
9.3 80x86 Mode АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 154
9.3.1 ESC INTERRUPT ACKNOWLEDGE CYCLE ААААААААААААААААААААААААААААААААААААА 154
9.4 Programming The Interrupt Controller ААААААААААААААААААААААААААААААААААААААААААААААААА 155
9.5 End-Of-Interrupt Operation ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 158
9.5.1 END OF INTERRUPT (EOI) АААААААААААААААААААААААААААААААААААААААААААААААААААААА 158
9.5.2 AUTOMATIC END OF INTERRUPT (AEOI) MODE ААААААААААААААААААААААААААААААА 159
9.6 Modes Of Operation АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 159
9.6.1 FULLY NESTED MODE ААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 159
9.6.2 THE SPECIAL FULLY NESTED MODE АААААААААААААААААААААААААААААААААААААААААА 160
9.6.3 AUTOMATIC ROTATION (EQUAL PRIORITY DEVICES) ААААААААААААААААААААААААА 160
9.6.4 SPECIFIC ROTATION (SPECIFIC PRIORITY) АААААААААААААААААААААААААААААААААААА 161
9.6.5 POLL COMMAND ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 161
9.6.6 CASCADE MODE ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 161
9.6.7 EDGE AND LEVEL TRIGGERED MODES АААААААААААААААААААААААААААААААААААААААА 162
9.7 Register Functionality АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 162
9.7.1 INITIALIZATION COMMAND WORDS ААААААААААААААААААААААААААААААААААААААААААА 162
9.7.2 OPERATION CONTROL WORDS (OCWS) ААААААААААААААААААААААААААААААААААААААА 163
9.8 Interrupt Masks АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 163
9.8.1 MASKING ON AN INDIVIDUAL INTERRUPT REQUEST BASIS АААААААААААААААААА 163
9.8.2 SPECIAL MASK MODE АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 163
9.9 Reading The Interrupt Controller Status ААААААААААААААААААААААААААААААААААААААААААААААА 163
9.10 Non-Maskable Interrupt (NMI) ААААААААААААААААААААААААААААААААААААААААААААААААААААААА 164
10.0 ADVANCED PROGRAMMABLE INTERRUPT CONTROLLER (APIC) ААААААААААААААААА 166
10.1 Physical Characteristics Of APIC Bus АААААААААААААААААААААААААААААААААААААААААААААААА 168
10.2 Arbitration For APIC Bus АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 168
10.3 Bus Message Formats АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 169
9
CONTENTS PAGE
11.0 PCEB/ESC INTERFACE
АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 176
11.1 Arbitration Control Signals ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 176
11.2 System Buffer Coherency ControlÐAPIC АААААААААААААААААААААААААААААААААААААААААААА 178
11.3 Power Management ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 178
11.4 EISA Data Swap Buffer Control Signals АААААААААААААААААААААААААААААААААААААААААААААА 178
11.5 Interrupt Acknowledge Control АААААААААААААААААААААААААААААААААААААААААААААААААААААА 179
12.0 INTEGRATED SUPPORT LOGIC АААААААААААААААААААААААААААААААААААААААААААААААААААААА 180
12.1 EISA Address Buffer Control АААААААААААААААААААААААААААААААААААААААААААААААААААААААА 180
12.2 Coprocessor Interface АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 181
12.3 BIOS Interface АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 182
12.4 Keyboard Controller Interface ААААААААААААААААААААААААААААААААААААААААААААААААААААААА 182
12.5 Real Time Clock АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 183
12.6 Floppy Disk Control Interface АААААААААААААААААААААААААААААААААААААААААААААААААААААААА 183
12.7 Configuration RAM Interface АААААААААААААААААААААААААААААААААААААААААААААААААААААААА 184
12.8 General Purpose Peripherals, IDE, Parallel Port, And Serial Port Interface АААААААААААА 184
12.9 X-Bus Control And General Purpose Decode АААААААААААААААААААААААААААААААААААААААА 185
13.0 POWER MANAGEMENT (82374SB) ААААААААААААААААААААААААААААААААААААААААААААААААААА 187
13.1 SMM Mode ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 188
13.2 SMI Sources АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 188
13.3 SMIÝAnd INIT Interaction АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 189
13.3.1 CLOCK CONTROL ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 189
13.4 Stop Grant Special Cycle АААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 191
13.5 Dual-Processor Power Management Support АААААААААААААААААААААААААААААААААААААААА 191
13.5.1 SMIÝDELIVERY MECHANISM АААААААААААААААААААААААААААААААААААААААААААААААА 191
13.5.2 STPCLKÝTIED TO BOTH SOCKETS АААААААААААААААААААААААААААААААААААААААААА 192
13.5.3 SMIÝ/INTR (APIC MODE) ААААААААААААААААААААААААААААААААААААААААААААААААААААА 192
14.0 ELECTRICAL CHARACTERISTICS ААААААААААААААААААААААААААААААААААААААААААААААААААА 192
14.1 Maximum Ratings ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 192
14.2 NAND Tree ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 192
15.0 PINOUT AND PACKAGE INFORMATION ААААААААААААААААААААААААААААААААААААААААААААА 199
15.1 Pinout And Pin Assignment АААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 199
15.2 Package Characteristics ААААААААААААААААААААААААААААААААААААААААААААААААААААААААААААА 208
10
82374EB/82374SB
1.0 ARCHITECTURAL OVERVIEW
The PCI-EISA bridge chip set provides an I/O subsystem core for the next generation of high-performance
personal computers (e.g., those based on the Intel486
TM
or PentiumÉprocessors). System designers can take
advantage of the power of the PCI (Peripheral Component Interconnect) for the local I/O bus while maintaining access to the large base of EISA and ISA expansion cards, and corresponding software applications.
Extensive buffering and buffer management within the PCI-EISA bridge ensures maximum efficiency in both
bus environments.
The chip set consists of two componentsÐthe 82375EB/SB PCI-EISA Bridge (PCEB) and the 82374EB/SB
EISA System Component (ESC). These components work in tandem to provide an EISA I/O subsystem
interface for personal computer platforms based on the PCI standard. This section provides an overview of the
PCI and EISA Bus hierarchy followed by an overview of the PCEB and ESC components.
Bus HierarchyÐConcurrent Operations:
Figure 1 shows a block diagram of a typical system using the PCI-EISA Bridge chip set. The system contains
three levels of buses structured in the following hierarchy:
#
Host Bus as the execution bus
#
PCI Bus as a primary I/O bus
#
EISA Bus as a secondary I/O bus
This bus hierarchy allows concurrency for simultaneous operations on all three bus environments. Data buffering permits concurrency for operations that cross over into another bus environment. For example, a PCI
device could post data into the PCEB, permitting the PCI Local Bus transaction to complete in a minimum time
and freeing up the PCI Local Bus for further transactions. The PCI device does not have to wait for the transfer
to complete to its final destination. Meanwhile, any ongoing EISA Bus transactions are permitted to complete.
The posted data is then transferred to its EISA Bus destination when the EISA Bus is available. The PCI-EISA
Bridge chip set implements extensive buffering for PCI-to-EISA and EISA-to-PCI bus transactions. In addition
to concurrency for the operations that cross bus environments, data buffering allows the fastest operations
within a particular bus environment (via PCI burst transfers and EISA burst transfers).
The PCI Local Bus with 132 MByte/sec and EISA with 33 MByte/sec peak data transfer rate represent bus
environments with significantly different bandwidths. Without buffering, transfers that cross the single bus
environment are performed at the speed of the slower bus. Data buffers provide a mechanism for data rate
adoption so that the operation of the fast bus environment (PCI), i.e. usable bandwidth, is not significantly
impacted by the slower bus environment (EISA).
11
82374EB/82374SB
290476– 2
Figure 1. PCI-EISA Chip Set System Block Diagram
12
82374EB/82374SB
PCI Bus
The PCI Bus has been defined to address the growing industry needs for a standardized
local bus
that is not
directly dependent on the speed and the size of the processor bus. New generations of personal computer
system software such as Windows
TM
and Win-NTTMwith sophisticated graphical interfaces, multi-tasking and
multi-threading bring new requirements that traditional PC I/O architectures can not satisfy. In addition to the
higher bandwidth, reliability and robustness of the I/O subsystem is becoming increasingly important. The PCI
environment addresses these needs and provides an upgrade path for the future. PCI features include:
#
Processor independent
#
Multiplexed, burst mode operation
#
Synchronous at frequencies from 20 –33 MHz
#
120 MByte/sec usable throughput (132 MByte/sec peak) for 32 bit data path
#
240 MByte/sec usable throughput (264 MByte/sec peak) for 64 bit data path
#
Optional 64 bit data path with operations that are transparent with the 32 bit data path
#
Low latency random access (60 ns write access latency to slave registers from a master parked on the bus)
#
Capable of full concurrency with processor/memory subsystem
#
Full multi-master capability allowing any PCI master peer-to-peer access to any PCI slave
#
Hidden (overlapped) central arbitration
#
Low pin count for cost effective component packaging (address/data multiplexed)
#
Address and data parity
#
Three physical address spaces: memory, I/O, and configuration
#
Comprehensive support for autoconfiguration through a defined set of standard configuration functions
System partitioning shown in Figure 1 illustrates how the PCI can be used as a common interface between
different portions of a system platform that are typically supplied by the chip set vendor. These portions are the
Host/PCI Bridge (including a main memory DRAM controller and an optional second level cache controller)
and the PCI-EISA Bridge. Thus, the PCI allows a system I/O core design to be decoupled from the processor/
memory treadmill, enabling the I/O core to provide maximum benefit over multiple generations of processor/
memory technology. For this reason, the PCI-EISA Bridge can be used with different processors. Regardless
of the new requirements imposed on the processor side of the Host/PCI Bridge (e.g. 64-bit data path, 3.3V
interface, etc.) the PCI side remains unchanged which allows reusability not only of the rest of the platform
chip set (i.e. PCI-EISA Bridge) but also of all other I/O functions interfaced at the PCI level. These functions
typically include graphics, SCSI, and LAN.
EISA Bus
The EISA bus in the system shown in the Figure 1.0 represents a second level I/O bus. It allows personal
computer platforms built around the PCI as a primary I/O bus to leverage the large EISA/ISA product base.
Combinations of PCI and EISA buses, both of which can be used to provide expansion functions, will satisfy
even the most demanding applications.
Along with compatibility with 16-bit and 8-bit ISA hardware and software, the EISA bus provides the following
key features:
#
32-bit addressing and 32-bit data path
#
33 MByte/sec bus bandwidth
#
Multiple bus master support through efficient arbitration
#
Support for autoconfiguration
13
82374EB/82374SB
Integrated Bus Central Control Functions
The PCI-EISA Bridge chip set integrates central bus functions on both the PCI and EISA Buses. For the PCI
Bus, the functions include PCI bus arbitration and default bus driver. For the EISA Bus, central functions
include the EISA Bus controller and EISA arbiter are integrated in the ESC component and EISA Data Swap
Logic is integrated in the PCEB.
Integrated System Functions
The PCI-EISA Bridge chip set integrates system functions including PCI parity and system errors reporting,
buffer coherency management protocol, PCI and EISA memory and I/O address space mapping and decoding. For maximum flexibility all of these functions are programmable allowing for variety of optional features.
1.1 PCEB Overview
The PCEB provides the interface (bridge) between PCI and EISA buses by translating bus protocols in both
directions. It uses extensive buffering on both the PCI and EISA interfaces to allow concurrent bus operations.
The PCEB also implements the PCI central support functions (e.g., PCI arbitration, error signal support, and
subtractive decoding). The major functions provided by the PCEB are described in this section.
PCI Bus Interface
The PCEB can be either a master or slave on the PCI Bus and supports bus frequencies from 25 MHz to
33 MHz. For PCI-initiated transfers, the PCEB can only be a slave. The PCEB becomes a slave when it
positively decodes the cycle. The PCEB also becomes a slave for unclaimed cycles on the PCI Bus. These
unclaimed cycles are either negatively or subtractively decoded by the PCEB and forwarded to the EISA Bus.
As a slave, the PCEB supports single cycle transfers for memory, I/O, and configuration operations and burst
cycles for memory operations. Note that, burst transfers cannot be performed to the PCEB’s internal registers.
Burst memory write cycles to the EISA Bus can transfer up to four Dwords, depending on available space in
the PCEB’s Posted Write Buffers. When space is no longer available in the buffers, the PCEB terminates the
transaction. This supports the Incremental Latency Mechanism as defined in the Peripheral Component Interconnect (PCI) Specification. Note that, if the Posted Write Buffers are disabled, PCI burst operations are not
performed and all transfers are single cycle.
For EISA-initiated transfers to the PCI Bus, the PCEB is a PCI master. The PCEB permits EISA devices to
access either PCI memory or I/O. While all PCI I/O transfers are single cycle, PCI memory cycles can be
either single cycle or burst, depending on the status of the PCEB’s Line Buffers. During EISA reads of PCI
memory, The PCEB uses a burst read cycle of four Dwords to prefetch data into a Line Buffer. During EISA-toPCI memory writes, the PCEB uses PCI burst cycles to flush the Line Buffers. The PCEB contains a programmable Master Latency Timer that provides the PCEB with a guaranteed time slice on the PCI Bus, after which it
surrenders the bus.
As a master on the PCI Bus, the PCEB generates address and command signal (C/BE
Ý
) parity for read and
write cycles, and data parity for write cycles. As a slave, the PCEB generates data parity for read cycles. Parity
checking is not supported.
The PCEB, as a resource, can be locked by any PCI master. In the context of locked cycles, the entire PCEB
subsystem (including the EISA Bus) is considered a single resource.
14
82374EB/82374SB
PCI Bus Arbitration
The PCI arbiter supports six PCI mastersÐThe Host/PCI bridge, PCEB, and four other PCI masters. The
arbiter can be programmed for twelve fixed priority schemes, a rotating scheme, or a combination of the fixed
and rotating schemes. The arbiter can be programmed for bus parking that permits the Host/PCI Bridge
default access to the PCI Bus when no other device is requesting service. The arbiter also contains an efficient
PCI retry mechanism to minimize PCI Bus thrashing when the PCEB generates a retry. The arbiter can be
disabled, if an external arbiter is used.
EISA Bus Interface
The PCEB contains a fully EISA-compatible master and slave interface. The PCEB directly drives eight EISA
slots without external data or address buffering. The PCEB is only a master or slave on the EISA Bus for
transfers between the EISA Bus and PCI Bus. For transfers contained to the EISA Bus, the PCEB is never a
master or slave. However, the data swap logic contained in the PCEB is involved in these transfers, if data size
translation is needed. The PCEB also provide support for I/O recovery.
EISA/ISA masters and DMA can access PCI memory or I/O. The PCEB only forwards EISA cycles to the PCI
Bus if the address of the transfer matches one of the address ranges programmed into the PCEB for EISA-toPCI positive decode. This includes the main memory segments used for generating MEMCS
Ý
from the EISA
Bus, one of the four programmable memory regions, or one of the four programmable I/O regions. For EISAinitiated accesses to the PCI Bus, the PCEB is a slave on the EISA Bus. I/O accesses are always non-buffered
and memory accesses can be either non-buffered or buffered via the Line Buffers. For buffered accesses,
burst cycles are supported.
During PCI-initiated cycles to the EISA Bus, the PCEB is an EISA master. For memory write operations through
the Posted Write Buffers, the PCEB uses EISA burst transfers, if supported by the slave, to flush the buffers.
Otherwise, single cycle transfers are used. Single cycle transfers are used for all I/O cycles and memory
reads.
PCI/EISA Address Decoding
The PCEB contains two address decodersÐone to decode PCI-initiated cycles and the other to decode EISAinitiated cycles. The two decoders permit the PCI and EISA Buses to operate concurrently.
The PCEB can also be programmed to provide main memory address decoding on behalf of the Host/PCI
bridge. When programmed, the PCEB monitors the PCI and EISA bus cycle addresses, and generates a
memory chip select signal (MEMCS
Ý
) indicating that the current cycle is targeted to main memory residing
behind the Host/PCI bridge. Programmable features include, read/write attributes for specific memory segments and the enabling/disabling of a memory hole. If MEMCS
Ý
is not used, this feature can be disabled.
In addition to the main memory address decoding, there are four programmable memory regions and four
programmable I/O regions for EISA-initiated cycles. EISA/ISA master or DMA accesses to one of these
regions are forwarded to the PCI Bus.
Data Buffering
To isolate the slower EISA Bus from the PCI Bus, the PCEB provides two types of data buffers. Buffer
management control guarantees data coherency.
For EISA-initiated cycles to the PCI Bus, there are four 16-byte wide Line Buffers. These buffers permit
prefetching of PCI memory read data and posting of PCI memory write data.
15
82374EB/82374SB
By using burst transactions to fill or flush these buffers, if appropriate, the PCEB maximizes bus efficiency. For
example, an EISA device could fill a Line Buffer with byte, word, or Dword transfers and The PCEB would use a
PCI burst cycle to flush the filled line to PCI memory.
BIOS Timer
The PCEB has a 16 bit BIOS Timer. The timer can be used by BIOS software to implement timing loops. The
timer count rate is derived from the EISA clock (BCLK) and has an accuracy of
g
1 ms.
1.2 ESC Overview
The ESC implements system functions (e.g., timer/counter, DMA, and interrupt controller) and EISA subsystem control functions (e.g., EISA bus controller and EISA bus arbiter). The major functions provided by the
ESC are described in this section.
EISA Controller
The ESC incorporates a 32-bit master and an 8-bit slave. The ESC directly drives eight EISA slots without
external data or address buffering. EISA system clock (BCLK) generation is integrated by dividing the PCI
clock (divide by 3 or divide by 4) and wait-state generation is provided. The AENx and MACKx signals provide
a direct interface to four EISA slots and supports eight EISA slots with encoded AENx and MACKx signals.
The ESC contains an 8-bit data bus (lower 8 bits of the EISA data bus) that is used to program the ESC’s
internal registers. Note that for transfers between the PCI and EISA Buses, the PCEB provides the data path.
Thus, the ESC does not require a full 32 bit data bus. A full 32-bit address bus is provided and is used during
refresh cycles and for DMA operations.
The ESC performs cycle translation between the EISA Bus and ISA Bus. For mis-matched master/slave
combinations, the ESC controls the data swap logic that is located in the PCEB. This control is provided
through the PCEB/ESC interface.
DMA Controller
The ESC incorporates the functionality of two 82C37 DMA controllers with seven independently programmable channels. Each channel can be programmed for 8 or 16 bit DMA device size, and ISA-compatible, type
‘‘A’’, type ‘‘B’’, or type ‘‘C’’ timings. Full 32 bit addressing is provided. The DMA controller is also responsible
for generating refresh cycles.
The DMA controller supports an enhanced feature called scatter/gather. This feature provides the capability
of transferring multiple buffers between memory and I/O without CPU intervention. In scatter/gather mode,
the DMA can read the memory address and word count from an array of buffer descriptors, located in main
memory, called the scatter/gather descriptor (SGD) table. This allows the DMA controller to sustain DMA
transfers until all of the buffers in the SGD table are handled.
Interrupt Controller
The ESC contains an EISA compatible interrupt controller that incorporates the functionality of two 82C59
Interrupt Controllers. The two interrupt controllers are cascaded providing 14 external and two internal interrupts.
16
82374EB/82374SB
Advanced Programmable Interrupt Controller (APIC)
In addition to the standard EISA compatible interrupt controller described above, the ESC incorporates the
Advanced Programmable Interrupt Controller (APIC). While the standard interrupt controller is intended for use
in a uni-processor system, APIC can be used in either a uni-processor or multi-processor system. APIC
provides multi-processor interrupt management and incorporates both static and dynamic symmetric interrupt
distribution across all processors. In systems with multiple I/O subsystems, each subsystem can have its own
set of interrupts.
Timer/Counter
The ESC provides two 82C54 compatible timers (Timer 1 and Timer 2). The counters in Timer 1 support the
system timer interrupt (IRQ0
Ý
), refresh request, and a speaker tone output (SPKR). The counters in Timer 2
support fail-safe timeout functions and the CPU speed control.
Integrated Support Logic
To minimize the chip count for board designs, the ESC incorporates a number of extended features. The ESC
provides support for ALTA20 (Fast A20GATE) and ALTRST with I/O Port 92h. The ESC generates the control
signals for SA address buffers and X-Bus buffer. The ESC also provides chip selects for BIOS, the keyboard
controller, the floppy disk controller, and three general purpose devices. Support for generating chip selects
with an external decoder is provided for IDE, a parallel port, and a serial port. The ESC provides support for a
PC/AT compatible coprocessor interface and IRQ13 generation.
Power Management (82374SB)
Extensive power management capability permits a system to operate in a low power state without being
powered down. Once in the low power state (called ‘‘Fast Off’’ state), the computer appears to be off. For
example, the SMM code could turn off the CRT, line printer, hard disk drive’s spindle motor, and fans. In
addition, the CPU’s clock can be governed. To the user, the machine appears to be in the off state. However,
the system is actually in an extremely low power state that still permits the CPU to function and maintain
communication connections normally associated with today’s desktops (e.g., LAN, Modem, or FAX). Programmable options provide power management flexibility. For example, various system events can be programmed
to place the system in the low power state or break events can be programmed to wake the system up.
2.0 SIGNAL DESCRIPTION
This section provides a detailed description of each signal. The signals are arranged in a functional group
according to their associated interface.
The ‘‘
Ý
’’ symbol at the end of a signal indicates that the active, or asserted state occurs when the signal is at
a low voltage level. When ‘‘
Ý
’’ is not presented after the signal name, the signal is asserted when at the high
voltage level.
The terms assertion and negation are used extensively. This is done to avoid confusion when working with a
mixture of ‘‘active-low’’ and ‘‘active-high’’ signals. The term assert,orassertion indicates that a signal is
active, independent of whether that level is represented by a high or low voltage. The term negate,or
negation indicates that a signal is inactive.
17
82374EB/82374SB
The following notations are used to describe the signal type.
in Input is a standard input-only signal.
out Totem Pole Output is a standard active driver.
o/d Open Drain Input/Output.
t/s Tri-State is a bi-directional, tri-state input/output pin.
s/t/s Sustained Tri-State is an active low tri-state signal owned and driven by one and only one agent at a
time. The agent that drives a s/t/s pin low must drive it high for at least one clock before letting it float.
A new agent can not start driving a s/t/s signal any sooner than one clock after the previous owner tristates it. A pull-up sustains the inactive state until another agent drives it and is provided by the central
resource.
NOTE:
During a hard reset, INTR, NMI, IGNNE
Ý
, SMIÝ(on 82374SB), ALTRSTÝ, STPCLKÝ(on 82374SB)
and ALTA20 are driven low to prevent problems associated with 5V/3.3V power sequencing. Any
outputs of the ESC that are directed to a 3.3V CPU must be driven through a 5V to 3.3V translator.
2.1 PCI Local Bus Interface Signals
Pin Name Type Description
PCICLK in PCI CLOCK: PCICLK provides timing for all transactions on the PCI bus. The ESC uses
the PCI Clock (PCICLK) to generate EISA Bus Clock (BCLK). The PCICLK is divided by
3 or 4 to generate the BCLK. The EISA Bridge supports PCI Clock frequencies of
25 MHz through 33 MHz.
PERR
Ý
in PARITY ERROR: PERRÝindicates a data parity error. PERRÝmay be pulsed active
by any agent that detects an error condition. Upon sampling PERRÝactive, the ESC
generates an NMI interrupt to the CPU.
SERR
Ý
in SYSTEM ERROR: SERRÝmay be pulsed active by any agent that detects an error
condition. Upon sampling SERR
Ý
active, the ESC generates an NMI interrupt to the
CPU.
RESET
Ý
in SYSTEM RESET: RESETÝforces the entire ESC chip into a known state. All internal
ESC state machines are reset and all registers are set to their default values. RESET
Ý
may be asynchronous to PCICLK when asserted or negated. Although asynchronous,
negation must be a clean, bounce-free edge. The ESC uses RESET
Ý
to generate
RSTDRV signal.
2.2 EISA Bus Interface Signals
Pin Name Type Description
BCLKOUT out EISA BUS CLOCK OUTPUT: BCLKOUT is typically buffered to create EISA Bus Clock
(BCLK). The BCLK is the system clock used to synchronize events on the EISA/ISA
bus. The BCLKOUT is generated by dividing the PCICLK. The ESC uses a divide by 3
or divide by 4 to generate the BCLKOUT.
BCLK in EISA BUS CLOCK: The ESC uses BCLK to synchronize events on the EISA bus. The
ESC generates or samples all the EISA/ISA bus signals on either the rising or the
falling edge of BCLK.
18
82374EB/82374SB
Pin Name Type Description
LA[31:27
]
Ý
/ t/s EISA ADDRESS BUS/CONFIGURATION RAM PAGE ADDRESS: These are
multiplexed signals. These signals behave as the EISA address bus under all
CPG[4:0
]
conditions except during access cycle to the Configuration RAM.
EISA Address Bus: LA[31:27
]
Ý
are directly connected to the EISA address bus.
The ESC uses the address bus in conjunction with the BE[3:0
]
Ý
signals as inputs to
decode accesses to its internal resources except in DMA and Refresh modes.
During DMA and Refresh modes, these are outputs, and the ESC uses these signals
in conjunction with BE[3:0
]
Ý
to drive Memory address.
Configuration Ram Page Address: CPG[4:0]are connected to Configuration SRAM
address lines. During I/O access to 0800h-08FFh, the ESC drives these signals with
the configuration page address (the value contained in register 0C00h). The
Configuration RAM Page Address function can be disabled by setting Mode Select
register bit 5
e
0.
LA[26:24
]
Ý
t/s EISA ADDRESS BUS: These signals are directly connected to the EISA address
bus. The ESC uses the address bus in conjunction with the BE[3:0
]
Ý
signals as
and
inputs to decode accesses to its internal resources except in DMA and Refresh
LA[23:2
]
modes. During DMA and Refresh modes, these are outputs, and the ESC uses
these signals in conjunction with BE[3:0
]
Ý
to drive Memory address.
BE[3:0
]
Ý
t/s BYTE ENABLES:BE[3:0
]
Ý
signals are directly connected to the EISA address bus.
These signals indicate which byte on the 32-bit EISA data bus are involved in the
current cycle. BE[3:0
]
Ý
are inputs during EISA master cycles which do not require
assembly/disassembly operation. For EISA master assembly/disassembly cycles,
ISA master cycles, DMA, and Refresh cycles BE[3:0
]
Ý
are outputs.
BE0
Ý
: Corresponds to byte lane 0-SD[7:0
]
BE1
Ý
: Corresponds to byte lane 0-SD[15:8
]
BE2
Ý
: Corresponds to byte lane 0-SD[23:16
]
BE3Ý: Corresponds to byte lane 0-SD[31:24
]
M/IO
Ý
t/s MEMORY OR I/O CYCLE: M/IOÝsignal is used to differentiate between memory
cycles and I/O cycles on the EISA bus. A High value on this signal indicates a
memory cycle, and a Low value indicates an I/O cycle. M/IO
Ý
is an input to the
ESC during EISA master cycles, and M/IO
Ý
is an output during ISA, DMA, and ESC
initiated Refresh cycles. M/IO
Ý
is floated during ISA master initiated Refresh
cycles.
W/R
Ý
t/s WRITE OR READ CYCLE: W/RÝsignal is used to differentiate between write and
read cycles on the EISA bus. A High value on this signal indicates a Write cycle , and
a Low value indicates a Read cycle. W/R
Ý
is an input to the ESC during EISA
master cycles, and W/R
Ý
is an output during ISA, DMA, and Refresh cycles.
19
82374EB/82374SB
Pin Name Type Description
EX32
Ý
o/d EISA 32 BIT DEVICE DECODE: EX32Ýsignal is asserted by a 32-bit EISA slave
device. EX32
Ý
assertion indicates that an EISA device has been selected as a slave,
and the device has a 32-bit data bus size. The ESC uses this signal as an input as
part of its slave decode to determine if data size translation and/or cycle translation
is required. EX32
Ý
is an output of the ESC during the last portion of the mis-matched
cycle. This is an indication to the backed-off EISA master that the data translation
has been completed. The backed-off EISA master uses this signal to start driving the
EISA bus again.
EX16
Ý
o/d EISA 16-BIT DEVICE DECODE: EX16Ýsignal is asserted by a 16-bit EISA slave
device. EX16
Ý
assertion indicates that an EISA device has been selected as a slave,
and the device has a 16 bit data bus size. The ESC uses this signal as an input as
part of its slave decode to determine if data size translation and/or cycle translation
is required. EX16
Ý
is an output of the ESC during the last portion of the mis-matched
cycle. This is an indication to the backed-off EISA master that the data translation
has been completed. The backed-off EISA master uses this signal to start driving the
EISA bus again.
START
Ý
t/s START CYCLE: STARTÝsignal provides timing control at the start of an EISA cycle.
START
Ý
is asserted for one BCLK. STARTÝis an input to the ESC during EISA
master cycles except portions of the EISA master to mis-matched slave cycles where
it becomes an output. During ISA, DMA, and Refresh cycles START
Ý
is an output.
CMD
Ý
out COMMAND: CMDÝsignal provides timing control within an EISA cycle. The ESC is a
central resource of the CMD
Ý
signal, and the ESC generates CMDÝduring all EISA
cycles. CMD
Ý
is asserted from the rising edge of BCLK simultaneously with the
negation of START
Ý
, and remains asserted until the end of the cycle.
EXRDY o/d EISA READY: EXRDY signal is deasserted by EISA slave devices to add wait states
to a cycle. EXRDY is an input to the ESC for EISA master cycles, ISA master cycles,
and DMA cycles where an EISA slave has responded with EX32
Ý
or EX16
Ý
asserted. The ESC samples EXRDY on the falling edge of BCLK after CMDÝis
asserted (except during DMA compatible cycles). During DMA compatible cycles,
EXRDY is sampled on the second falling edge of BCLK after CMD
Ý
is driven active.
For all types of cycles if EXRDY is sampled inactive, the ESC keeps sampling it on
every falling edge of BCLK
Ý
. EXRDY is an output for EISA master cycles decoded as
accesses to the ESC internal registers. ESC forces EXRDY low for one BCLK at the
start of a potential DMA burst write cycle to insure that the initial write data is held
long enough to be sampled by the memory slave.
SLBURST
Ý
in SLAVE BURST: SLBURSTÝsignal is asserted by an EISA slave to indicate that the
device is capable of accepting EISA burst cycles. The ESC samples SLBURST
Ý
on
the rising edge of BCLK at the end of START
Ý
for all EISA cycles. During DMA
cycles, the ESC samples SLBURST
Ý
twice; once on the rising edge of BCLK at the
beginning of START
Ý
and again on the rising edge of BCLK at the end of STARTÝ.
20
82374EB/82374SB
Pin Name Type Description
MSBURST
Ý
t/s MASTER BURST: MSBURSTÝsignal is asserted by an EISA master to indicate
EISA burst cycles. MSBURST
Ý
is asserted by an EISA master in response to an
asserted SLBURST
Ý
signal. The ESC samples SLBURSTÝon the rising edge of
BCLK that CMD
Ý
is asserted. If asserted, the ESC samples SLBURSTÝon all
subsequent rising edges of BCLK until sampled negated. The ESC keeps CMD
Ý
asserted during Burst cycles. MSBURSTÝis an output during DMA burst cycles.
The ESC drives MSBURSTÝactive on the falling edge of BCLK, one half BCLK
after SLBURST
Ý
is sampled active at the end of STARTÝ.
MASTER16
Ý
in MASTER 16-BIT: MASTER16Ýis asserted by a 16-bit EISA Bus master or an ISA
Bus master device to indicate that it has control of the EISA Bus or ISA Bus. The
ESC samples MASTER16
Ý
on the rising edge of BCLK that STARTÝis asserted. If
MASTER16
Ý
is sampled asserted, the ESC determines that a 16-bit EISA Bus
master or an ISA Bus master owns the Bus. If MASTER16
Ý
is sampled negated at
the first sampling point, the ESC will sample MASTER16Ýa second time on the
rising edge of BCLK at the end of START
Ý
. If MASTER16Ýis sampled asserted
here, the ESC determines that a 32-bit EISA Bus master has downshifted to a 16-bit
Bus master, and thus, the ESC will disable the data size translation function.
SD[7:0
]
t/s SYSTEM DATA: SD[7:0]signals are directly connected to the System Data bus.
The SD[7:0]pins are outputs during I/O reads when the ESC internal registers are
being accessed and during interrupt acknowledge cycles. The SD[7:0]pins are
input during I/O writes cycles when the ESC internal registers are being accessed.
2.3 ISA Bus Signals
Pin Name Type Description
BALE out BUS ADDRESS LATCH ENABLE: BALE signal is asserted by the ESC to indicate that
a address (SA[19:0],LA[23:17]), AEN and SBHE
Ý
signal lines are valid. The
LA[23:17]address lines are latched on the trailing edge of BALE. BALE remains active
throughout DMA and ISA Master cycles and Refresh cycles.
SA[1:0
]
t/s ISA ADDRESS BITS 0& 1: SA[1:0]are the least significant bits of the ISA address bus.
SA[1:0]are inputs to the ESC during ISA master cycles except during ISA master
initiated Refresh cycles. The ESC uses the SA[1:0]in conjunction with SBHE
Ý
to
generate BE[3:0
]
Ý
on the EISA bus. The SA[1:0]are outputs of the ESC during EISA
master cycles and DMA cycles. The ESC generates these from BE[3:0
]
Ý
.
SBHE
Ý
t/s ISA BYTE HIGH ENABLE: SBHEÝsignal indicates that the high byte on the ISA data
bus (SD[15:8]) is valid. SBHE
Ý
is an input to the ESC during ISA master cycles, except
during ISA master initiated Refresh cycles. The ESC uses the SBHE
Ý
in conjunction
with SA[1:0]to generate BE[3:0
]
Ý
on the EISA bus. SBHEÝis an output during EISA
master and DMA cycles.
21
82374EB/82374SB
Pin Name Type Description
M16
Ý
o/d MEMORY CHIP SELECT 16: M16Ýis an input when the ESC component owns the
ISA bus. M16
Ý
is an output when an external ISA bus Master owns the ISA bus. The
ISA slave memory drives this signal Low if it is a 16-bit memory device. For ISA to EISA
translation cycles, the ESC combinatorially asserts M16
Ý
if either EX32Ýor EX16
Ý
are asserted. This signal has an external pull-up resistor.
IO16
Ý
o/d 16 BIT I/O CHIP SELECT: IO16Ýsignal is used to indicate a 16-bit I/O bus cycle. This
signal is asserted by the I/O devices to indicate that they support 16-bit I/O bus cycles.
All I/O accesses to the ESC registers are run as 8-bit I/O bus cycles. This signal has
an external pull-up resistor.
MRDC
Ý
t/s MEMORY READ: MRDCÝsignal indicates a read cycle to the ISA memory devices.
MRDC
Ý
is the command to a memory slave that it may drive data onto the ISA data
bus. MRDC
Ý
is an output when the ESC owns the ISA bus. MRDCÝis an input when
an external ISA Bus master owns the ISA Bus. This signal is driven by the ESC during
refresh cycles.
MWTC
Ý
t/s MEMORY WRITE: MWTCÝsignal indicates a write cycle to the ISA memory devices.
MWTC
Ý
is the command to a memory slave that it may latch data from the ISA data
bus. MWTC
Ý
is an output when the ESC owns the ISA bus. MWTCÝis an input when
an ISA Bus master owns the ISA Bus.
SMRDCÝout SYSTEM MEMORY READ: SMRDCÝsignal is asserted by the ESC to request a
memory slave to drive data onto the data lines. SMRDCÝindicates that the memory
read cycle is for an address below the 1 MByte range on the ISA bus. This signal is also
asserted during refresh cycles.
SMWTCÝout SYSTEM MEMORY WRITE: SMWTCÝsignal is asserted by the ESC to request a
memory slave to accept data from the data lines. SMWTC
Ý
indicates that the memory
write cycle is for an address below the 1 MByte range.
IORC
Ý
t/s I/O READ: IORCÝis the command to an ISA I/O slave device that it may drive data on
to the data bus (SD[15:0]). The device must hold the data valid until after IORCÝis
negated. IORC
Ý
is an output when the ESC component owns the ISA bus. IORCÝis
an input when an ISA Bus master owns the ISA Bus.
IOWC
Ý
t/s I/O WRITE: IOWCÝis the command to an ISA I/O slave device that it may latch data
from the ISA data bus (SD[15:0]). IOWC
Ý
is an output when the ESC component owns
the ISA Bus. IOWC
Ý
is an input when an ISA Bus master owns the ISA Bus.
CHRDY o/d I/O CHANNEL READY: CHRDY when asserted allows ISA Bus resources request
additional time (wait-states) to complete the cycle. CHRDY is an input when the ESC
owns the ISA Bus. CHRDY is an input to the ESC during compatible DMA cycles.
CHRDY is an output during ISA Bus master cycles to PCI slave or ESC internal register.
The ESC will ignores CHRDY for ISA-Bus master accessing an ISA-Bus slave.
IOCHK
Ý
in I/O CHANNEL CHECK: IOCHKÝcan be asserted by any resource on the ISA Bus.
When asserted, it indicates that a parity or an uncorrectable error has occurred for a
device or memory on the ISA Bus. A NMI will be generated to the CPU if enabled.
22
82374EB/82374SB
Pin Name Type Description
NOWS
Ý
o/d ZERO WAIT STATES: NOWSÝindicates that an peripheral device wishes to
execute a zero wait-state bus cycle (the normal default 16-bit ISA bus memory or I/O
cycle is 3 BCLKS). When NOWS
Ý
is asserted, a 16-bit memory cycle will occur in
two BCLKs and a 16-bit I/O cycle will occur in three BCLKs. When NOWS
Ý
is
asserted by an 8-bit device the default 6 BCLKs cycle is shortened to 4 or 5 BCLKs.
NOWSÝis an input when the ESC performing bus translation cycles. NOWSÝis an
output when the ESC internal registers are accessed.
If CHRDY and NOWS
Ý
are both asserted during the same clock then NOWSÝwill
be ignored and wait-states will be added as a function of CHRDY (CHRDY has
precedence over NOWS
Ý
).
OSC in OSCILLATOR: OSC is the 14.31818 MHz signal with 50% duty cycle. OSC is used
by the ESC timers.
RSTDRV out RESET DRIVE: RSTDRV is asserted by the ESC. An asserted RSTDRV causes a
hardware reset of the devices on the ISA Bus. RSTDRV is asserted whenever the
RESET
Ý
input to the ESC is asserted.
REFRESHÝt/s REFRESH: REFRESHÝis used by the ESC as an output to indicate when a refresh
cycle is in progress. It should be used to enable the SA[15:0]address to the row
address inputs of all banks of dynamic memory on the ISA bus so that when MRDC
Ý
goes active, the entire expansion bus dynamic memory is refreshed. Memory slaves
must not drive any data onto the bus during refresh and should not add wait states
since this will affect the entire system throughput. As an output, this signal is driven
directly onto the ISA bus. This signal is an output only when the ESC DMA Refresh is
a master on the bus responding to an internally generated request for Refresh. Upon
RESET this pin will tristate. Note that address lines[15:8]are driven during refresh,
but the value is meaningless and is not used to refresh ISA bus memory.
REFRESH
Ý
may asserted by an expansion bus adapter acting as a 16-bit ISA bus
master.
AEN
Ý
out ADDRESS ENABLE: AENÝis driven high for Bus master cycles. AENÝis driven
low for DMA cycles. and Refresh cycles. AEN
Ý
is used to disable I/O devices from
responding to DMA and Refresh cycles. System designs which do not used the slots
specific AENs (AEN[4:1]/EAEN[4:1]) provided by the ESC can use the AEN
Ý
signal
to generate their own slot specific AENs.
AEN[4:1]/ out SLOT SPECIFIC ADDRESS ENABLE/ENCODED SLOT SPECIFIC ADDRESS
ENABLE: These pins have a slightly different function depending on the ESC
EAEN[4:1
]
configuration (Mode Select register bit 1 and bit 0).
Slot Specific Address Enable: If the ESC is programmed to support 4 EISA slots,
these signals function as Slot Specific Address Enables (AEN[4:1]).
Encoded Slot Specific Address Enable: If the ESC has been programmed to support
more than 4 EISA slots, then these signals behave as Encoded Address Enables
(EAEN[4:1]). A discrete decoder is required to generate slot specific AENs.
Refer to Section 5.8.1 AEN GENERATION for a detailed description of these signals.
23
82374EB/82374SB
2.4 DMA Signal Description
Pin Name Type Description
DREQ[7:5,3:0
]
in DMA REQUEST: DREQ signals are either used to request DMA service from the
ESC or used to gain control of the ISA Bus by a ISA Bus master. The active level
(high or low) is programmed in the Command registers. When the Command
register bit 6 is programmed to 0, DREQ are asserted high, otherwise the DREQ
are asserted low. All inactive to active edges of DREQ are assumed to be
asynchronous. The request must remain asserted until the appropriate DACK is
negated. At power-up and after RESET, these lines should be low (negated).
DACK
Ý[
7:5,3:0]out DMA ACKNOWLEDGE: DACK
Ý
indicate that a request for DMA service from
the DMA subsystem has been recognized or that an ISA Bus master has been
granted the bus. The level of the DACK lines when asserted may be
programmed to be either high or low. This is accomplished by programming the
DMA Command register. These lines should be used to decode the DMA slave
device with the IORC
Ý
or IOWCÝline to indicate selection. If used to signal
acceptance of a bus master request, this signal indicates when it is legal to
assert MASTER16
Ý
. If the DMA controller has been programmed for a timing
mode other than compatible mode, and another device has requested the bus,
anda4ms time has elapsed, DACK
Ý
will be negated and the transfer stopped
before the transfer is complete. In this case, the transfer will be restarted at the
next arbitration period in which the channel wins the bus. Upon reset these lines
are negated.
EOP t/s END OF PROCESS: EOP pin acts in one of two modes, and it is directly
connected to the TC line of the ISA Bus. In the first mode, EOP-In, the pin is an
input and can be used by a DMA slave to stop a DMA transfer. In the second
mode, TC-Out, it is used as a terminal count output by DMA slaves. An active
pulse is generated when the byte counter reaches its last value.
EOP-In Mode: During DMA, for all transfer types, the EOP pin is sampled by the
ESC. If it is sampled asserted, the address bus is tristated and the transfer is
terminated.
TC-Out Mode: The EOP output will be asserted after a new address has been
output if the byte count expires with that transfer. The EOP (TC) will stay
asserted until AEN
Ý
is negated unless AEN is negated during an
autoinitialization. EOP (TC) will be negated before AEN is negated during an
autoinitialization.
Intout Mode: In this mode the EOP signal has the same behavior as the
Chaining Interrupt or the Scatter-Gather interrupt to the host processor (IRQ13).
If a scatter-gather or chaining buffer is expired, EOP will go active on the falling
edge of BCLK. Only the currently active channel’s interrupt will be reflected on
this pin. Other channel’s with active interrupts pending will not affect the EOP
pin.
Whenever all the DMA channels are not in use, the EOP pin is kept in output
mode and negated. After reset, the EOP pin is kept in output mode and negated.
24
82374EB/82374SB
2.5 EISA Arbitration Signals
Pin Name Type Description
MREQ[3:0
]
Ý
in MASTER REQUEST: MREQ[3:0
]
Ý
are slot specific signals used by EISA bus
masters to request bus access. MREQ
Ý
once asserted, must remain asserted
until the corresponding MACK
Ý
is asserted. The MREQÝis negated on the falling
edge of BCLK slightly before the end of a master transfer. The LA[],BE
[]
Ý
,
M/IO
Ý
, and W/RÝlines should be floated on or before the rising edge of BCLK
after MREQ
Ý
is negated. The end of the last bus cycle is derived from CMDÝin
this case. The MREQÝsignals are asserted on the falling edge of BCLK. MREQ
Ý
is always sampled on the rising edge of BCLK. MREQÝis synchronous with
respect to BCLK. After asserting MREQ
Ý
, the corresponding master must not
assert MREQ
Ý
until 1.5 BCLKs after CMDÝis negated.
MREQ[7:4
]
Ý
/inMASTER REQUEST/PCI INTERRUPT REQUEST: These pins behave in one of
two modes depending on the state of the Mode Select Register bit 1 and bit 0.
PIRQ[0:3
]
Ý
Master Request: MREQÝlines are slot specific signals used by EISA bus masters
to request bus access. This signal behave in the same manner as MREQ[3:0
]
Ý
signals.
PCI Interrupt Request: PIRQ
Ý
are used to generate asynchronous interrupts to
the CPU via the Programmable Interrupt Controller (82C59) integrated in the ESC.
These signals are defined as level sensitive and are asserted low. The PIRQx
Ý
can be shared with PC compatible interrupts IRQ3:IRQ7, IRQ9:IRQ15. The
PIRQx
Ý
Route Control Register determines which PCI interrupt is shared with
which PC compatible interrupt.
Register Pins
Bit[1:0]MREQ7
Ý
/ MREQ6Ý/ MREQ5Ý/ MREQ4Ý/
PIRQ0
Ý
PIRQ1
Ý
PIRQ2
Ý
PIRQ3
Ý
00 PIRQ0
Ý
PIRQ1
Ý
PIRQ2
Ý
PIRQ3
Ý
01 PIRQ0
Ý
PIRQ1
Ý
MREQ5ÝMREQ4
Ý
10 PIRQ0
Ý
MREQ6ÝMREQ5ÝMREQ4
Ý
11 MREQ7ÝMREQ6ÝMREQ5ÝMREQ4
Ý
25
82374EB/82374SB
Pin Name Type Description
MACK[3:0
]
Ý
/ out MASTER ACKNOWLEDGE:/ENCODED MASTER ACKNOWLEDGE: These pins
behave in one of two modes depending on the state of the Mode Select register bit
EMACK[3:0
]
1 and bit 0. If the ESC is programmed to support 4 EISA slots, then these pins are
used as MACK
Ý
. If the ESC is programmed to support more than 4 EISA slots,
then these pins are used as EMACK
Ý
Master Acknowledge: The MACK[3:0
]
Ý
signals are asserted from the rising edge
of BCLK at which time the bus master may begin driving the LA[],BE
[]
Ý
, M/IOÝ,
and W/R
Ý
lines on the next falling edge of BCLK. MACKÝwill stay asserted until
the rising edge of BCLK when MREQ
Ý
is sampled negated. MACKÝis sampled by
EISA Bus masters on the falling edge of BCLK. If another device has requested the
bus, MACK
Ý
will be negated before MREQÝis negated. When MACKÝis
negated, the granted device has a maximum of 8 ms to negate MREQ
Ý
and begin
a final bus cycle. The ESC may negate the MACK
Ý
signal a minimum of one BCLK
after asserting it if another device (or refresh) is requesting the bus. Upon reset
MACK
Ý
is negated.
Encoded Master Acknowledge: EMACK
Ý
behaves like MACKÝ. The difference
is that a discrete decoder is required to generate MACK
Ý
for the EISA Bus
masters.
Refer to Section 5.8.2 MACK Generation for details.
2.6 Timer Unit Signal
Pin Name Type Description
SPKR out SPEAKER DRIVE: SPKR is the output of Timer 1, Counter 2 and is ‘‘ANDed’’ with Port
061h bit 1 to provide Speaker Data Enable. This signal drives an external speaker
driver device, which in turn drives the ISA system speaker. SPKR has a 24 mA drive
capability. Upon reset, its output state is low.
SLOWHÝout SLOW DOWN CPU: SLOWHÝis the output of Timer 2, Counter 2. This counter is used
to slow down the main CPU of its execution via the CPU’s HOLD pin by pulse width
modulation. The first read of I/O register in the 048h-04Bh range will enable SLOWH
Ý
signal to follow the output of the Timer 2, Counter 2. Upon reset, SLOWHÝis negated.
Hardware Reset (Strapping Option)
During hardware reset this signal is an input and the level on the pin at the end of the
reset sequence determines where BIOS resides. A high level indicates that BIOS
resides on the X-Bus and a low level indicates that BIOS resides on the ISA Bus. The
status is used by the ESC, to control the X-Bus transceivers during BIOS access.
NOTE:
For the 82374EB, this pin has an internal weak pull-up of approximately 8 KX.
For proper configuration of the BIOS location during reset, a weak external pulldown resistor (approx. 500X) must be connected to this pin.
An external pull-down resistor is not needed for the 82374SB.
26
82374EB/82374SB
2.7 Interrupt Controller Signals
Pin Name Type Description
IRQ[15:9],inINTERRUPT REQUEST: IRQ These signals provide both system board components
and EISA bus I/O devices with a mechanism for asynchronously interrupting the CPU.
IRQ8
Ý
,
The assertion mode of each interrupt can be programmed to be edge or level
IRQ[7:3,1
]
triggered. An asserted IRQ input must remain asserted until after the falling edge of
INTA
Ý
. If the input is negated before this time, a DEFAULT IRQ7 will occur when the
CPU acknowledges the interrupt.
IRQ8Ýrequires an external pull-up resistor (8 KX –10KX).
INTR out CPU INTERRUPT: INTR is driven by the ESC to signal the CPU that an Interrupt
request is pending and needs to be serviced. It is asynchronous with respect to BCLK
or PCICLK and it is always an output. The interrupt controllers must be programmed
following a reset to ensure that this pin takes on a known state. Upon reset the state of
this pin is undefined.
NMI out NON-MASKABLE INTERRUPT: NMI is used to force a non-maskable interrupt to the
CPU. The CPU registers an NMI when it detects a rising edge on NMI. NMI will remain
active until a read from the CPU to the NMI register at port 061h is detected by the
ESC. This signal is set to low upon reset.
2.8 APIC Bus Signals
Pin Name Type Description
APICCLK in APIC BUS CLOCK: APICCLK provides the timing reference for the APIC Bus.
Changes on APICD[1:0
]
Ý
are synchronous to the rising edge of APICCLK.
APICD[1:0]od APIC DATA: APICD1 and APICD0 are the APIC data bus signals. Interrupt messages
are sent/received over this bus. APIC arbitration uses APICD1.
2.9 System Power Management Signals (82374SB Only)
Pin Name Type Description
STPCLKÝout STOP CLOCK: STPCLKÝis asserted by the ESC in response to one of many
maskable hardware or software events. For 3.3V processors that are not 5V tolerant,
STPCLK
Ý
is driven to the CPU STPCLKÝpin through a 5V to 3.3V translator. When
the CPU samples STPCLK
Ý
asserted it responds by stopping its internal clock. After a
hard reset, this signal is negated.
SMI
Ý
out SYSTEM MANAGEMENT INTERRUPT: SMIÝis asserted by the ESC in response to
one of many maskable hardware or software events. For 3.3V processors that are not
5V tolerant, SMI
Ý
is driven to the CPU SMIÝpin through a 5V to 3.3V translator The
CPU recognizes the falling edge of SMI
Ý
as the highest priority interrupt in the system.
The CPU responds by entering SMM (System Management Mode). SMI
Ý
is negated
during and following reset. After a hard reset, this signal is negated.
27
82374EB/82374SB
Pin Name Type Description
EXTSMI
Ý
in EXTERNAL SYSTEM MANAGEMENT INTERRUPT: EXTSMIÝis a falling edge
triggered input to the ESC indicating that an external device is requesting the system
to enter SMM mode. When enabled via the SMI Enable Register, a falling edge on
EXTSMI
Ý
results in the assertion of the SMIÝsignal to the CPU. EXTSMIÝis an
asynchronous input to the ESC.
INIT/TEST in INITIALIZE/TEST: On the 82374SB, the function of this pin is selected by the value
on the GPCS0
Ý
pin at reset. If GPCS0Ýis low, INIT is selected and if GPCS0Ýis
high, TEST is selected. On the 82374EB, this pin only functions as the TEST pin.
INIT
INIT is connected to the INIT pin on the CPU and indicates to the ESC that a CPU soft
reset is occuring. When asserted, the ESC ensures that STPCLK
Ý
is negated when
the CPU comes out of the soft reset. The ESC also blocks SMI
Ý
generation when INIT
is asserted.
TEST
For TEST signal description, see the TEST signal section.
STPGNT
Ý
in STPCLKÝGRANT: When asserted, STPGNTÝindicates to the ESC that a Stop grant
PCI special cycle was recognized by the PCEB. The ESC may then negate the
STPCLK
Ý
signal when the STPCLKÝTimer expires.
2.10 ESC/PCEB Interface Signals
2.10.1 ARBITRATION AND INTERRUPT ACKNOWLEDGE CONTROL
Pin Name Type Description
EISAHOLD out EISA HOLD: EISAHOLD is used to request control of the EISA bus from its default
owner, the PCEB. This signal is synchronous to PCICLK and is asserted when
RESET
Ý
is asserted.
EISAHLDA in EISA HOLD ACKNOWLEDGE: EISAHLDA in used by the PCEB to inform the ESC
that it has been granted ownership of EISA bus. This signal is synchronous to PCICLK.
PEREQÝ/inPCI TO EISA REQUEST OR INTERRUPT ACKNOWLEDGE: PEREQÝ/INTAÝis a
dual function signal. The context of the signal pin is determined by the state of
INTA
Ý
EISAHLDA signal.
When EISAHLDA is deasserted this signal has the context of Interrupt Acknowledge
i.e. if PEREQ
Ý
/INTAÝis asserted it indicates to the ESC that current cycle on the
EISA is an interrupt acknowledge.
When EISAHLDA is asserted this signal has the context of PCI-to-EISA Request i.e. if
PEREQ
Ý
/INTAÝis asserted it indicates to the ESC that PCEB needs to obtain the
ownership of the EISA bus on behalf of an PCI agent.
This signal is synchronous to the PCICLK and it is driven inactive when RESET
Ý
is
asserted.
28
82374EB/82374SB
2.10.2 PCEB BUFFER COHERENCY CONTROL
Pin Name Type Description
NMFLUSH
Ý
t/s NEW MASTER FLUSH: NMFLUSHÝis a bi-directional signal which is used to
provide handshake between PCEB and ESC to control flushing of system buffers on
behalf of EISA masters.
During an EISA bus ownership change, before ESC can grant the bus to the EISA
master (or DMA) it must ensure that system buffers are flushed and buffers pointing
(potentially) towards EISA subsystem are disabled. The ESC asserts NMFLUSH
Ý
signal for one PCI clock indicating the request for system buffer flushing. (After
driving NMFLUSH
Ý
asserted for 1 PCI clock the ESC tri-states NMFLUSHÝsignal.)
When PCEB samples NMFLUSH
Ý
asserted it starts immediately to drive
NMFLUSH
Ý
asserted and initiates internal and external requests for buffer flushing.
After all buffers have been flushed (indicated by the proper handshake signals), the
PCEB negates NMFLUSH
Ý
for 1 PCI clock and stops driving it. When the ESC
samples the signal deasserted that indicates that all system buffers are flushed, it
grants EISA bus to an EISA master (or DMA). The ESC resumes responsibility of
default NMFLUSH
Ý
driver and starts driving NMFLUSHÝdeasserted until the next
time a new EISA master (or DMA) wins arbitration.
This signal is synchronous with PCICLK and is negated by the ESC at reset.
AFLUSH
Ý
t/s APIC FLUSH: AFLUSHÝis bi-directional signal between the PCEB and ESC that
controls system buffer flushing on behalf of the APIC. After a reset the ESC negates
AFLUSH
Ý
until the APIC is initialized and the first interrupt request is recognized.
SDCPYUP out SYSTEM (DATA) COPY UP: SDCPYUP is used to control the direction of the byte
copy operation. A High on the signal indicates a COPY UP operation where the
lower byte lower word of the SD data bus is copied on to the higher byte or higher
word of the bus. A Low on the signal indicates a COPY DOWN operation where the
higher byte(s) of the data bus are copied on to the lower byte(s) of the bus. The
PCEB uses the signal to perform the actual data byte copy operation during mismatched cycles.
SDOE[2:0
]
Ý
out SYSTEM DATA OUTPUT ENABLES: SDOEÝenable the SD data output of the
PCEB Data Swap Buffers on to EISA bus. The ESC activates these signals only
during mis-matched cycles. The PCEB uses these signal to enable the SD data
buffers as follows:
SDOE0
Ý
: Enables byte lane 0 SD[7:0
]
SDOE1
Ý
: Enables byte lane 1 SD[15:8
]
SDOE2
Ý
: Enables byte lane 2 SD[23:16]and byte lane 3 SD[31:24
]
SDLE[3:0
]
Ý
out SYSTEM DATA LATCH ENABLES: SDLE[3:0
]
Ý
enable the latching of EISA data
bus These signals are activated only during mis-matched cycles except PCEB
initiated write cycle. The PCEB uses these signals to latch the SD data bus as
follows:
SDLE0
Ý
: Latch byte lane 0 SD[7:0
]
SDLE1
Ý
: Latch byte lane 0 SD[15:8
]
SDLE2
Ý
: Latch byte lane 0 SD[23:16
]
SDLE3Ý: Latch byte lane 0 SD[31:24
]
29
82374EB/82374SB
2.11 Integrated Logic Signals
2.11.1 EISA ADDRESS BUFFER CONTROL
Pin Name Type Description
SALE
Ý
out SA LATCH ENABLE: SALEÝis directly connected to F543s which buffer the LA
addresses from the SA addresses. The rising edge of SALE
Ý
latches the LA address
bit LA[19:2]to the SA address bit SA[19:2].
LASAOEÝout LA TO SA ADDRESS OUTPUT ENABLE: LASAOEÝis directly connected to the SA
output buffer enables of the F543s. The ESC asserts LASAOE
Ý
during EISA master
cycles. When LASAOEÝis asserted, the LA to SA output buffers of the F543s are
enabled.
SALAOEÝout SA TO LA ADDRESS OUTPUT ENABLE: SALAOEÝis connected to the LA output
buffer enables of the F543s. This signal functionally is the exact opposite of
LASAOE
Ý
signals. The ESC asserts SALAOEÝduring ISA master cycles. When
LASAOE
Ý
is asserted, the SA to LA output buffers of the F543s are enabled.
2.11.2 COPROCESSOR INTERFACE
Pin Name Type Description
FERR
Ý
in NUMERIC CO-PROCESSOR ERROR: FERRÝsignal is tied to the Co-processor error
signal of the CPU. If FERR
Ý
is asserted (Co-processor error detected by the CPU), an
internal IRQ13 is be generated and the INTR from the ESC will be asserted.
IGNNE
Ý
out IGNORE NUMERIC ERROR: IGNNEÝis tied to the ignore numeric error pin of the
CPU. IGNNE
Ý
is asserted and internal IRQ13 is negated from the falling edge of
IOWCÝduring an I/O write to location 00F0h. IGNNEÝwill remain asserted until
FERR
Ý
is negated. During reset, this signal is driven low.
2.11.3 BIOS INTERFACE
Pin Name Type Description
LBIOSCSÝout LATCHED BIOS CHIP-SELECT: LBIOSCSÝindicates the that the current address is
for the system BIOS. The ESC generates this signal by decoding the EISA LA
addresses. The ESC uses a transparent latch to latch the decoded signal. The
LBIOSCS
Ý
is latched on the falling edge of BALE and qualified with REFRESHÝ.
30
Loading...