HYNIX HY57V283220-L-T-P, HY5V22-L-F-P User Manual
查询HY57V283220LT-5供应商
HY57V283220(L)T(P)/ HY5V22(L)F(P)
4 Banks x 1M x 32Bit Synchronous DRAM
Revision History
Revision No. History Remark
0.1 Defined Preliminary Specification
1) Modified FBGA Ball Configuration Typo.
2) Changed Functional Block Diagram from A10 to A11.
0.2
3) Changed V
4) Changed Cap. Value from C11, 3, 5 to 4pf & C12, 3.8 to 4pf.
5) Insert t
6) Insdrt t
DD min from 3.0V to 3.135V.
AC2 Value.
RAS & CLK Value.
0.3 Defined I
0.4 Delited Preliminary.
0.5 Changed I
0.6 133MHz Speed Added
0.7 Changed FBGA Package Size from 11x13 to 8x13.
0.8
0.9
1) Changed V
2) Changed V
Modified of size erra. (Page15)
(Equation : 13.00 ± 10 -> 13.00 ± 0.10)
DD Spec.
DD Spec.
DD min from 3.135V to 3.0V.
IL min from VSSQ-0.3V to -0.3V.
This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume
any responsibility for use of circuits described. No patent licenses are implied.
Rev. 0.9 / July 2004
HY57V283220(L)T(P)/ HY5V22(L)F(P)
4 Banks x 1M x 32Bit Synchronous DRAM
DESCRIPTION
The Hynix HY57V283220(L)T(P) / HY5V22(L)F(P) is a 134,217,728-bit CMOS Synchronous DRAM, ideally suited for the
memory applications which require wide data I/O and high bandwidth. HY57V283220(L)T(P) / HY5V22(L)F(P) is organized as 4banks of 1,048,576x32.
HY57V283220(L)T(P) / HY5V22(L)F(P) is offering fully synchronous operation referenced to a positive edge of the
clock. All inputs and outputs are synchronized with the rising edge of the clock input. The data paths are internally
pipelined to achieve very high bandwidth. All input and output voltage levels are compatible with LVTTL.
Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write
cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count
sequence(sequential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate
command or can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined
design is not restricted by a `2N` rule.)
FEATURES
• JEDEC standard 3.3V power supply
• Auto refresh and self refresh
• All device pins are compatible with LVTTL interface
• 86TSOP-II, 90Ball FBGA with 0.8mm of pin pitch
• All inputs and outputs referenced to positive edge of
system clock
• Data mask function by DQM0,1,2 and 3
• Internal four banks operation
ORDERING INFORMATION
Part No. Clock Frequency Organization Interface Package
HY57V283220(L)T(P)-5
HY5V22(L)F(P)-5
HY57V283220(L)T(P)-55
HY5V22(L)F(P)-55
HY57V283220(L)T(P)-6
HY5V22(L)F(P)-6
HY57V283220(L)T(P)-7
HY5V22(L)F(P)-7
HY57V283220(L)T(P)-H
HY5V22(L)F(P)-H
HY57V283220(L)T(P)-8
HY5V22(L)F(P)-8
HY57V283220(L)T(P)-P
HY5V22(L)F(P)-P
HY57V283220(L)T(P)-S
HY5V22(L)F(P)-S
200MHz
183MHz
166MHz
143MHz
133MHz
125MHz
100MHz
100MHz
• 4096 refresh cycles / 64ms
• Programmable Burst Length and Burst Type
- 1, 2, 4, 8 or full page for Sequential Burst
- 1, 2, 4 or 8 for Interleave Burst
• Programmable CAS
Latency ; 2, 3 Clocks
• Burst Read Single Write operation
4Banks x 1Mbits x32 LVTTL
86TSOP-II
90Ball FBGA
Note) Hynix supports lead free part for each speed grade with same specification.
This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume
any responsibility for use of circuits described. No patent licenses are implied.
Rev. 0.9 / July 2004
HY57V283220(L)T(P) / HY5V22(L)F(P)
PIN CONFIGURATION ( HY57V283220(L)T(P) Series)
DD
DD
DD
V
V
V
DQ0
DQ0
DQ0
DDQ
DDQ
DDQ
V
V
V
DQ1
DQ1
DQ1
DQ2
DQ2
DQ2
SSQ
SSQ
SSQ
V
V
V
DQ3
DQ3
DQ3
DQ4
DQ4
DQ4
DDQ
DDQ
DDQ
V
V
V
DQ5
DQ5
DQ5
DQ6
DQ6
DQ6
SSQ
SSQ
SSQ
V
V
V
DQ7
DQ7
DQ7
NC
NC
NC
DD
DD
DD
V
V
V
DQM0
DQM0
DQM0
/W E
/W E
/W E
/C AS
/C AS
/C AS
/R AS
/R AS
/R AS
/C S
/C S
/C S
A11
A11
A11
BA0
BA0
BA0
BA1
BA1
BA1
A10/AP
A10/AP
A10/AP
A0
A0
A0
A1
A1
A1
A2
A2
A2
DQM2
DQM2
DQM2
DD
DD
DD
V
V
V
NC
NC
NC
DQ16
DQ16
DQ16
SSQ
SSQ
SSQ
V
V
V
DQ17
DQ17
DQ17
DQ18
DQ18
DQ18
DDQ
DDQ
DDQ
V
V
V
DQ19
DQ19
DQ19
DQ20
DQ20
DQ20
SSQ
SSQ
SSQ
V
V
V
DQ21
DQ21
DQ21
DQ22
DQ22
DQ22
DDQ
DDQ
DDQ
V
V
V
DQ23
DQ23
DQ23
DD
DD
DD
V
V
V
1
1
1
2
2
2
3
3
3
4
4
4
5
5
5
6
6
6
7
7
7
8
8
8
9
9
9
10
10
10
11
11
11
12
12
12
13
13
13
14
14
14
15
15
15
16
16
16
17
17
17
18
18
18
19
19
19
20
20
20
21
21
21
22
22
22
23
23
23
24
24
24
25
25
25
26
26
26
27
27
27
28
28
28
29
29
29
30
30
30
31
31
31
32
32
32
33
33
33
34
34
34
35
35
35
36
36
36
37
37
37
38
38
38
39
39
39
40
40
40
41
41
41
42
42
42
43
43
43
86pin TSO P II
86pin TSO P II
400m il x 875mil
400m il x 875mil
0.5m m pin pitch
0.5m m pin pitch
86
86
86
SS
SS
SS
V
V
V
85
85
85
DQ15
DQ15
DQ15
84
84
84
SSQ
SSQ
SSQ
V
V
V
83
83
83
DQ14
DQ14
DQ14
82
82
82
DQ13
DQ13
DQ13
81
81
81
DDQ
DDQ
DDQ
V
V
V
80
80
80
DQ12
DQ12
DQ12
79
79
79
DQ11
DQ11
DQ11
78
78
78
SSQ
SSQ
SSQ
V
V
V
77
77
77
DQ10
DQ10
DQ10
76
76
76
DQ9
DQ9
DQ9
75
75
75
DDQ
DDQ
DDQ
V
V
V
74
74
74
DQ8
DQ8
DQ8
73
73
73
NC
NC
NC
72
72
72
SS
SS
SS
V
V
V
71
71
71
DQM1
DQM1
DQM1
70
70
70
NC
NC
NC
69
69
69
NC
NC
NC
68
68
68
CLK
CLK
CLK
67
67
67
CKE
CKE
CKE
66
66
66
A9
A9
A9
65
65
65
A8
A8
A8
64
64
64
A7
A7
A7
63
63
63
A6
A6
A6
62
62
62
A5
A5
A5
61
61
61
A4
A4
A4
60
60
60
A3
A3
A3
59
59
59
DQM3
DQM3
DQM3
58
58
58
SS
SS
SS
V
V
V
57
57
57
NC
NC
NC
56
56
56
DQ31
DQ31
DQ31
55
55
55
DDQ
DDQ
DDQ
V
V
V
54
54
54
DQ30
DQ30
DQ30
53
53
53
DQ29
DQ29
DQ29
52
52
52
SSQ
SSQ
SSQ
V
V
V
51
51
51
DQ28
DQ28
DQ28
50
50
50
DQ27
DQ27
DQ27
49
49
49
DDQ
DDQ
DDQ
V
V
V
48
48
48
DQ26
DQ26
DQ26
47
47
47
DQ25
DQ25
DQ25
46
46
46
SSQ
SSQ
SSQ
V
V
V
45
45
45
DQ24
DQ24
DQ24
44
44
SS
SS
SS
V
V
V
PIN DESCRIPTION
PIN PIN NAME DESCRIPTION
CLK Clock
CKE Clock Enable
CS
Chip Select Enables or disables all inputs except CLK, CKE and DQM
BA0, BA1 Bank Address
A0 ~ A11 Address
Row Address Strobe,
RAS
, CAS, WE
Column Address Strobe,
Write Enable
DQM0~3 Data Input/Output Mask Controls output buffers in read mode and masks input data in write mode
DQ0 ~ DQ31 Data Input/Output Multiplexed data input / output pin
V
DD/VSS Power Supply/Ground Power supply for internal circuits and input buffers
V
DDQ/VSSQ Data Output Power/Ground Power supply for output buffers
NC No Connection No connection
The system clock input. All other inputs are registered to the SDRAM
on the rising edge of CLK.
Controls internal clock signal and when deactivated, the SDRAM will be one
of the states among power down, suspend or self refresh
Selects bank to be activated during RAS
Selects bank to be read/written during CAS
activity
activity
Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA7
Auto-precharge flag : A10
RAS
, CAS and WE define the operation
Refer function truth table for details
Rev. 0.9 / July 2004 3
HY57V283220(L)T(P) / HY5V22(L)F(P)
Ball CONFIGURATION ( HY5V22(L)F(P) Series)
123 789456
123 789456
123 789456
123 789456
123 789456
123 789456
123 789456
123 789456
A
A
A
A
A
A
A
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
DQ26 DQ24 VSS
B
B
B
B
B
B
B
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
DQ28 VDDQ VSSQ
C
C
C
C
C
C
C
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
VSSQ DQ27 DQ25
D
D
D
D
D
D
D
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
VSSQ
VSSQ DQ29 DQ30
VSSQ DQ29 DQ30
E
E
E
E
E
E
E
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
VDDQ DQ31 NC
F
F
F
F
F
F
F
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
VSS DQM3 A3
G
G
G
G
G
G
G
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
A4 A5 A6
H
H
H
H
H
H
H
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
A7 A8 NC
J
J
J
J
J
J
J
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
CLK CKE A9
K
K
K
K
K
K
K
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
DQM1 NC NC
L
L
L
L
L
L
L
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
VDDQ DQ8 VSS
M
M
M
M
M
M
M
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
VSSQ DQ10 DQ9
N
N
N
N
N
N
N
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
VSSQ DQ12 DQ14
P
P
P
P
P
P
P
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
DQ11 VD DQ VSSQ
R
R
R
R
R
R
R
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
DQ13 DQ15 VSS
Top View
Top View
Top View
Top View
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDD DQ23 DQ21
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
VDDQ VSSQ DQ19
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ22 DQ20 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
DQ17 DQ18 VDDQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
NC DQ16 VSSQ
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A2 DQM2 VDD
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
A10 A0 A1
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
NC BA1 A11
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
BA0 /CS /RAS
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
/CAS /WE DQM0
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
VDD DQ7 VSSQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ6 DQ5 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
DQ1 DQ3 VDDQ
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDDQ VSSQ DQ4
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
VDD DQ0 DQ2
Ball DESCRIPTION
PIN PIN NAME DESCRIPTION
CLK Clock
CKE Clock Enable
CS
Chip Select Enables or disables all inputs except CLK, CKE and DQM
BA0, BA1 Bank Address
A0 ~ A11 Address
Row Address Strobe,
RAS
, CAS, WE
Column Address Strobe, Write
Enable
DQM0~3 Data Input/Output Mask Controls output buffers in read mode and masks input data in write mode
DQ0 ~ DQ31 Data Input/Output Multiplexed data input / output pin
V
DD/VSS Power Supply/Ground Power supply for internal circuits and input buffers
V
DDQ/VSSQ Data Output Power/Ground Power supply for output buffers
NC No Connection No connection
The system clock input. All other inputs are registered to the SDRAM on the rising edge
of CLK.
Controls internal clock signal and when deactivated, the SDRAM will be one of the states
among power down, suspend or self refresh
Selects bank to be activated during RAS
Selects bank to be read/written during CAS
activity
activity
Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA7
Auto-precharge flag : A10
RAS
, CAS and WE define the operation
Refer function truth table for details
Rev. 0.9 / July 2004 4
HY57V283220(L)T(P) / HY5V22(L)F(P)
FUNCTIONAL BLOCK DIAGRAM
1Mbit x 4banks x 32 I/O Synchronous DRAM
Self Refresh Logic
Self Refresh Logic
& Timer
& Timer
CLK
CLK
CKE
CKE
CS
CS
RAS
RAS
CAS
CAS
WE
WE
DQM0
DQM0
DQM1
DQM1
DQM2
DQM2
DQM3
DQM3
State Machine
State Machine
Row Active
Row Active
Column
Column
Acti ve
Acti ve
Refresh
Refresh
Counter
Counter
Row
Row
Pre
Pre
Decoder
Decoder
Column
Column
Decoder
Decoder
Pre
Pre
1M
1M
X decoder
X decoder
X decoder
X decoder
X decoder
X decoder
x32 Bank 3
x32 Bank 3
1M x32 Bank 2
1M x32 Bank 2
1M x32 Bank 1
1M x32 Bank 1
1M x32 Bank 0
X decoder
X decoder
X decoder
1M x32 Bank 0
X decoder
X decoder
X decoder
Memory
Memory
Memory
Cell
Cell
Cell
Array
Array
Array
Y decoder
Y decoder
Y decoder
Sense AMP & I/O Gate
Sense AMP & I/O Gate
I/O Buffer & Logic
I/O Buffer & Logic
DQ0
DQ0
DQ1
DQ1
DQ30
DQ30
DQ31
DQ31
Column Add
Bank Select
Bank Select
A0
A0
A1
A1
A11
A11
BA0
BA0
BA1
BA1
Rev. 0.9 / July 2004 5
Address buffers
Address buffers
Address
Address
Register
Register
Mode Register
Mode Register
Column Add
Counter
Counter
Burst
Burst
Counter
Counter
CAS Latency
CAS Latency
Data Out Control
Data Out Control
Pipe Line Control
Pipe Line Control
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