HIT HM5225645F-B60, HM5225325F-B60 Datasheet
HM5225645F-B60
HM5225325F-B60
256M LVTTL interface SDRAM
100 MHz
1-Mword × 64-bit × 4-bank/2-Mword × 32-bit × 4-bank
PC/100 SDRAM
ADE-203-1014C (Z)
Rev. 1.0
Oct. 1, 1999
Description
The Hitachi HM5225645F is a 256-Mbit SDRAM organized as 1048576-word × 64-bit × 4-bank. The Hitachi
HM5225325F is a 256-Mbit SDRAM organized as 2097152-word × 32-bit × 4-bank. All inputs and outputs
are referred to the rising edge of the clock input. It is packaged in standard 108 bump BGA.
Features
• Single chip wide bit solution (× 64/× 32)
• 3.3 V power supply
• Clock frequency: 100 MHz (max)
• LVTTL interface
• Extremely small foot print: 1.27 mm pitch
Package: BGA (BP-108)
• 4 banks can operate simultaneously and independently
• Burst read/write operation and burst read/single write operation capability
• Programmable burst length: 4/8/full page
• 2 variations of burst sequence
Sequential (BL = 4/8/full page)
Interleave (BL = 4/8)
• Programmable CAS latency: 2/3
• Byte control by DQMB
HM5225645F-B60, HM5225325F-B60
• Refresh cycles: 4096 refresh cycles/64 ms
• 2 variations of refresh
Auto refresh
Self refresh
• Full page burst length capability
Sequential burst
Burst stop capability
Ordering Information
Type No. Frequency CAS latency Package
HM5225645FBP-B60* 100 MHz 3 14 mm × 22 mm 108 bump BGA (BP-108)
HM5225325FBP-B60* 100 MHz 3
Note: 66 MHz operation at CAS latency = 2.
2
Pin Arrangement (HM5225645F)
1 2 3 4 5 6 7 8 9
HM5225645F-B60, HM5225325F-B60
108-bump BGA
DQ50
DQ52
DQ54
V
SS
V
CC
V
CC
V
SS
DQ47
DQ45
DQ43
DQ41
DQ46
DQ44
DQ42
DQ40
DQ33
DQ35
DQ37
DQ39
DQ
MB5
RAS
A10
V
CC
A2
V
SS
A9 CS
DQ32
DQ34
DQ36
DQ38
DQ
MB4
WE
A13
A1
A3
A0
A
DQ63
DQ62
DQ49 DQ48
DQ61
DQ60
DQ58
DQ56
DQ
MB6
V
CC
V
CC
A5
V
SS
A6
V
SS
DQ51
DQ53
DQ55
B
C
DQ59
DQ57
D
DQ
E
MB7
F
CKE
A12
G
A7
H
A4
J
A8
K
A11
L
Open CLK V
M
DQ
N
MB0DQMB1
DQ6 DQ7 DQ8 DQ9 VSSDQ22 DQ23 DQ24 DQ25
P
DQ4 DQ5 DQ10 DQ11 VCCDQ20 DQ21 DQ26 DQ27
R
DQ2 DQ3 DQ12 DQ13 VCCDQ18 DQ19 DQ28 DQ29
T
DQ0 DQ1 DQ14 DQ15 V
U
SS
DQ16
MB2DQMB3
DQ17 DQ30 DQ31
(Top view)
DQ
CAS
CC
3
HM5225645F-B60, HM5225325F-B60
Pin Description (HM5225645F)
Pin name Function
A0 to A13 Address input
Row address A0 to A11
Column address A0 to A7
Bank select address A12/A13 (BS)
DQ0 to DQ63 Data-input/output
CS Chip select
RAS Row address strobe command
CAS Column address strobe command
WE Write enable
DQMB0 to DQMB7 Byte data mask*
CLK Clock input
CKE Clock enable
V
CC
V
SS
Open Open*
Power supply
Ground
2
Note: 1. DQMB0: DQ0 to DQ7
DQMB1: DQ8 to DQ15
DQMB2: DQ16 to DQ23
DQMB3: DQ24 to DQ31
DQMB4: DQ32 to DQ39
DQMB5: DQ40 to DQ47
DQMB6: DQ48 to DQ55
DQMB7: DQ56 to DQ63
2. Don’t connect. Internally connected with die.
1
4
Pin Arrangement (HM5225325F)
1 2 3 4 5 6 7 8 9
HM5225645F-B60, HM5225325F-B60
108-bump BGA
DQ25
DQ26
DQ27
V
SS
DQ23
V
DQ22
CC
DQ21
V
CC
DQ20
V
SS
NC
NC
NC
NC
NC
DQ16
NC
DQ17
NC
DQ18
NC
DQ19
DQ
MB2
RAS
A10
V
CC
A2
V
SS
A9 CS
NC
WE
A13
A1
A3
A0
A
DQ31
DQ30
B
C
DQ29
DQ28
D
E
F
G
H
J
K
L
DQ
MB3
CKE
A12
A7
A4
A8
A11
NC
NC
NC
NC
NC
V
V
A5
V
A6
V
NC DQ24
NC
NC
NC
CC
CC
SS
SS
Open CLK V
M
DQ
NC
N
P
R
T
U
MB0
DQ3 NC NC DQ4 VSSDQ11 NC NC DQ12
DQ2 NC NC DQ5 VCCDQ10 NC NC DQ13
DQ1 NC NC DQ6 V
DQ0 NC NC DQ7 V
DQ9 NC NC DQ14
CC
DQ8
SS
NC NC DQ15
(Top view)
NC
CAS
CC
DQ
MB1
5
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