GSITE GS71108AU-8I, GS71108AU-8, GS71108AU-7I, GS71108AU-7, GS71108AU-12I, GS71108ATP-10, GS71108ASJ-8I, GS71108ASJ-8, GS71108ASJ-7I, GS71108ASJ-7, GS71108ASJ-12I, GS71108ASJ-12, GS71108ASJ-10I, GS71108ASJ-10, GS71108AU-12, GS71108AU-10I, GS71108AU-10, GS71108ATP-8I, GS71108ATP-8, GS71108ATP-7I, GS71108ATP-12I, GS71108ATP-12, GS71108ATP-10I, GS71108AJ-8I, GS71108AJ-8, GS71108AJ-7I, GS71108AJ-7, GS71108AJ-15I, GS71108AJ-15, GS71108AJ-12I, GS71108AJ-10I, GS71108AJ-10 Datasheet

Loading...

GS71108ATP/J/SJ/U

SOJ, TSOP, FP-BGA

Commercial Temp

Industrial Temp

128K x 8

1Mb Asynchronous SRAM

7, 8, 10, 12 ns 3.3 V VDD Center VDD and VSS

Features

Fast access time: 7, 8, 10, 12 ns

CMOS low power operation: 140/120/95/80 mA at minimum cycle time

Single 3.3 V power supply

All inputs and outputs are TTL-compatible

Fully static operation

Industrial Temperature Option: 40° to 85°C

Package line up

J: 400 mil, 32-pin SOJ package

TP: 400 mil, 32-pin TSOP Type II package SJ: 300 mil, 32-pin SOJ package

U: 6 mm x 8 mm Fine Pitch Ball Grid Array package

Description

The GS71108A is a high speed CMOS Static RAM organized as 131,072 words by 8 bits. Static design eliminates the need for external clocks or timing strobes. The GS operates on a single 3.3 V power supply and all inputs and outputs are TTLcompatible. The GS71108A is available in a 6 mm x 8 mm Fine Pitch BGA package, as well as in 300 mil and 400 mil SOJ and 400 mil TSOP Type-II packages.

Pin Descriptions

Symbol

Description

 

 

A0–A16

Address input

DQ1–DQ8

Data input/output

 

 

 

 

 

 

 

 

 

 

 

Chip enable input

 

CE

 

 

 

 

 

Write enable input

 

WE

 

 

 

 

Output enable input

 

OE

VDD

+3.3 V power supply

VSS

Ground

 

NC

No connect

 

 

 

 

 

 

SOJ & TSOP-II 128K x 8-Pin Configuration

A3

 

1

 

32

 

 

A4

 

 

 

 

 

A2

 

2

 

31

 

 

A5

 

 

 

 

 

A1

 

3

 

30

 

 

A6

 

 

 

 

 

A0

 

 

4

 

29

 

 

A7

 

 

 

 

 

 

 

 

 

 

5

 

28

 

 

 

 

 

CE

 

 

32-pin

 

 

OE

 

 

 

 

 

27

 

 

DQ1

 

6

400 mil SOJ

 

 

DQ8

 

 

 

 

DQ2

 

 

7

26

 

 

DQ7

 

 

 

 

 

 

&

 

 

VDD

 

 

8

25

 

 

VSS

 

 

 

 

 

 

 

 

VSS

 

9

300 mil SOJ

24

 

 

VDD

 

 

 

 

 

 

 

 

DQ3

 

10

&

23

 

 

DQ6

 

 

 

 

DQ4

 

 

11

22

 

 

DQ5

 

 

400 mil TSOP II

 

 

 

 

 

 

 

12

21

 

 

 

 

 

WE

 

 

 

 

A8

 

 

 

 

 

 

 

 

 

A16

 

 

13

 

20

 

 

A9

 

 

 

 

 

A15

 

 

14

 

19

 

 

A10

 

 

 

 

 

A14

 

 

15

 

18

 

 

A11

 

 

 

 

 

A13

 

 

16

 

17

 

 

A12

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Packages J, TP, and SJ

Fine Pitch BGA 128K x 8-Bump Configuration

 

1

2

 

3

4

5

 

 

6

 

 

 

 

 

 

 

 

 

 

A

NC

 

 

 

A2

A6

 

A7

NC

OE

B

DQ1

NC

A1

A5

 

 

 

 

DQ8

 

CE

C

DQ2

NC

A0

A4

 

NC

DQ7

D

VSS

NC

NC

A3

 

NC

VDD

E

VDD

NC

NC

NC

 

NC

VSS

F

DQ3

NC

A14

A11

DQ5

DQ6

G

DQ4

NC

A15

A12

 

 

 

A8

 

WE

H

NC

A10

A16

A13

 

A9

NC

 

 

 

 

 

 

 

 

 

 

 

 

Package U

6 mm x 8 mm, 0.75 mm Bump Pitch Top View

Rev: 1.04a 10/2002

1/14

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS71108ATP/J/SJ/U

Block Diagram

 

 

 

 

 

 

 

 

 

A0

 

 

 

 

Row

 

 

Memory Array

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Address

 

Decoder

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Buffer

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Column

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A16

 

 

 

 

 

 

 

Decoder

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

WE

 

 

 

 

Control

 

 

 

 

I/O Buffer

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ

 

1

 

 

Truth Table

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE

 

 

OE

 

 

 

 

WE

 

 

 

 

 

DQ1 to DQ8

 

 

 

 

VDD Current

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

H

 

X

 

 

 

X

 

 

 

Not Selected

 

 

 

 

ISB1, ISB2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

L

 

L

 

 

 

H

 

 

 

 

Read

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

IDD

 

L

 

X

 

 

 

L

 

 

 

 

Write

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

L

 

H

 

 

 

H

 

 

 

 

High Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Note: X: “H” or “L”

Rev: 1.04a 10/2002

2/14

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS71108ATP/J/SJ/U

Absolute Maximum Ratings

Parameter

Symbol

 

Rating

Unit

 

 

 

 

 

 

 

 

Supply Voltage

VDD

–0.5 to +4.6

V

 

 

 

 

Input Voltage

VIN

–0.5 to VDD +0.5

V

 

 

(

4.6 V max.)

 

Output Voltage

VOUT

–0.5 to VDD +0.5

V

 

 

(

4.6 V max.)

 

Allowable power dissipation

PD

 

0.7

W

 

 

 

 

 

Storage temperature

TSTG

 

–55 to 150

oC

Note:

Permanent device damage may occur if Absolute Maximum Ratings are exceeded. Functional operation shall be restricted to Recommended Operating Conditions. Exposure to higher than recommended voltages for extended periods of time could affect device reliability.

Recommended Operating Conditions

Parameter

Symbol

Min

Typ

Max

Unit

 

 

 

 

 

 

 

 

 

 

 

 

Supply Voltage for -7/-8/-10/-12

VDD

3.0

3.3

3.6

V

Input High Voltage

VIH

2.0

VDD +0.3

V

Input Low Voltage

VIL

–0.3

0.8

V

 

 

 

 

 

 

Ambient Temperature,

TAc

0

70

oC

Commercial Range

 

 

 

 

 

 

 

 

 

 

 

Ambient Temperature,

TAI

–40

85

oC

Industrial Range

 

 

 

 

 

 

 

 

 

 

 

Notes:

1.Input overshoot voltage should be less than VDD +2 V and not exceed 20 ns.

2.Input undershoot voltage should be greater than –2 V and not exceed 20 ns.

Rev: 1.04a 10/2002

3/14

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS71108ATP/J/SJ/U

Capacitance

Parameter

Symbol

Test Condition

Max

Unit

 

 

 

 

 

 

 

 

 

 

Input Capacitance

CIN

VIN = 0 V

5

pF

 

 

 

 

 

Output Capacitance

COUT

VOUT = 0 V

7

pF

 

 

 

 

 

Notes:

1.Tested at TA = 25°C, f = 1 MHz

2.These parameters are sampled and are not 100% tested.

DC I/O Pin Characteristics

Parameter

 

Symbol

 

 

 

 

Test Conditions

 

Min

 

 

 

Max

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input Leakage

 

 

IIL

 

 

 

 

 

 

VIN = 0 to VDD

 

–1 uA

 

 

 

1 uA

 

 

 

 

Current

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output Leakage

 

 

ILO

 

 

 

 

 

 

Output High Z

 

–1 uA

 

 

 

1 uA

 

 

 

 

Current

 

 

 

 

 

 

 

 

VOUT = 0 to VDD

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output High Voltage

 

VOH

 

 

 

 

 

 

IOH = –4 mA

 

2.4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output Low Voltage

 

VOL

 

 

 

 

 

 

ILO = +4 mA

 

 

 

 

 

0.4 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Power Supply Currents

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Parameter

 

Symbol

 

Test Conditions

 

 

0 to 70°C

 

 

 

 

–40 to 85°C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

7 ns

8 ns

 

10 ns

 

12 ns

 

7 ns

8 ns

10 ns

12 ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VIL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Operating

 

 

 

 

 

All other inputs

 

 

 

 

 

 

 

 

 

 

 

 

 

Supply

 

 

IDD

 

 

VIH or VIL

 

140 mA

120 mA

 

95 mA

80 mA

 

145 mA

125 mA

100 mA

85 mA

Current

 

 

 

 

 

Min. cycle time

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

IOUT = 0 mA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VIH

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Standby

 

 

ISB1

 

 

All other inputs

25 mA

20 mA

 

20 mA

15 mA

 

30 mA

25 mA

25 mA

20 mA

Current

 

 

 

 

 

VIH or VIL

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Min. cycle time

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDD – 0.2 V

 

 

 

 

 

 

 

 

 

 

 

 

 

Standby

 

 

 

 

CE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ISB2

 

 

All other inputs

 

 

2 mA

 

 

 

 

 

5 mA

 

Current

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDD – 0.2 V or

0.2 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Rev: 1.04a 10/2002

4/14

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS71108ATP/J/SJ/U

AC Test Conditions

 

 

 

 

 

 

 

 

 

 

 

 

Output Load 1

 

 

 

 

 

Parameter

Conditions

DQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input high level

VIH = 2.4 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

30pF1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

50Ω

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input low level

VIL = 0.4 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input rise time

tr = 1 V/ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VT = 1.4 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input fall time

tf = 1 V/ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input reference level

1.4 V

 

 

 

 

 

 

 

 

 

 

Output Load 2

 

 

 

 

 

Output reference level

1.4 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3.3 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output load

Fig. 1& 2

 

 

 

 

 

 

DQ

 

 

 

 

 

 

589Ω

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Note:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5pF1

 

 

 

 

 

 

434Ω

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1. Include scope and jig capacitance.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2. Test conditions as specified with output loading as shown in Fig. 1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

unless otherwise noted.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3.Output load 2 for tLZ, tHZ, tOLZ and tOHZ

AC Characteristics

Read Cycle

Parameter

Symbol

-7

 

 

-8

 

-10

 

-12

Unit

 

 

 

 

 

 

 

 

 

 

 

 

Min

 

Max

Min

 

Max

Min

 

Max

Min

 

Max

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read cycle time

tRC

7

 

8

 

10

 

12

 

ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Address access time

tAA

 

7

 

8

 

10

 

12

ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Chip enable access time

 

 

 

 

 

 

 

 

 

 

 

 

tAC

 

7

 

8

 

10

 

12

ns

(CE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output enable to output valid

 

 

 

 

 

 

 

 

 

 

 

tOE

 

3

 

3.5

 

4

 

5

ns

(OE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output hold from address change

tOH

3

 

3

 

3

 

3

 

ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Chip enable to output in low Z

 

 

 

 

 

 

 

 

 

 

tLZ*

3

 

3

 

3

 

3

 

ns

(CE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output enable to output in low Z

 

 

 

 

 

 

 

tOLZ*

0

 

0

 

0

 

0

 

ns

(OE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Chip disable to output in High Z

 

 

 

 

 

 

 

tHZ*

 

3.5

 

4

 

5

 

6

ns

(CE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output disable to output in High Z

 

 

 

 

 

 

tOHZ*

 

3

 

3.5

 

4

 

5

ns

(OE)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

* These parameters are sampled and are not 100% tested

Rev: 1.04a 10/2002

5/14

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

+ 9 hidden pages