FUJITSU SIEMENS S4542 VB67AX Schematics

1

2

3

4

5

6

7

8

9

ANISE-E2 Main 04 (VB67Ax)

A A

PAGE CONTENTS

01

02

03

04

05

B B

06

07

08

09

10

11

12

13

C C

14

15

16

17

18

19

20

21

D D

22

23

24

25

26

27

MENU

EMI RC

DOCKING/LAN CN

Connector Board I/F

FDD,PRINTER PULL UP

HDD,Pointing CN

Bay CN

BLANK

INTR KB CN

USB POWAUSB CN

RESET/3VIR/IrDA

DIMM SLOT

AUDIO CN,Volume

LAN/MODEM CN,PDCA CN

PCMCIA SLOT

DEBUG CN

BLANK

Coppermine-1

Coppermine-2

PASSCON for Coppermine

BLANK

SideBand Signals Pullup

BANISTER -1

BANISTER -2

BANISTER -3

BANISTER Strap Options

SPEED STEP (Geyserville SCL)

28

29

E E

30

31

32

33

34

35

36

37

F F

38

39

40

G G

BLANK

BLANK

SDRAM DUMPING

CLOCK BUFFER

BLANK

PULL UP for PCI/ISA

BAY Q-SW, IDE PULL-UP

BLANK

BAY ID

VGA(Trident 9525DVD) Config

VGA(Trident 9525DVD) -1

VGA(Trident 9525DVD) -2

MENU

1

2

PAGE CONTENTS

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

DACVCC LCDVCC

LCD FILTER

ZV-BUF

CARDBUS CTRL -1

CARDBUS CTRL -2

CARDBUS POWER

CLOCK GENERATOR

BLANK

IDSEL-QSW / SMBUS SELCTOR

BLANK

SUPER I/O

AC97CODEC(YMF743 / STAC9721T)

AUDIO AMP

AVCC/ AUDIO MISC

BLANK

RING -1

RING -2

KBC

BIOS ROM,MISK

RS232C DRV

3VSTD,RSMRST#,RTCVCC,LLB#

BLANK

BLANK

BLANK

TEMP SENSOR,FAN CONTROL

POW INDEX

DC-IN

BATTx CNVID CONTROL

POW1,BTxDCHG

BTxVOL

ACON,BTxALM

5VSTB,PMUVCC,VREF

SCONTx

PMU

BUS SW

5VSUS,3VSUS

CPUVCC

CHARGER

PLLVCC

5VMAIN,3VMAIN,BAYVCC

BUSVCC

3

D/3

G/1 S/2 G/1 S/2

LM45C

3

4

w/TQFP Card Controller

PCI REQ#/GNT#

REQ0
REQ1
REQ2
REQ3

PCI (ID) SEL ALLOCATION

AD11
AD12
AD13
AD14
AD15

AD18
AD24
AD26
AD27
AD28
AD29
AD30
AD31

PCIINT#

PCIINT0 PCIC-A
PCIINT1
PCIINT2
PCIINT3

21

5

PCIC
LAN/MODEM 2nd
LAN/MODEM 1st
VGA

BANISTER

BANISTER

LAN/MODEM
LAN/MODEM

PCIC
VGA

PCIC-B
LAN/MODEM
VGA

TP0610T

D/3

1SS226

3

21

Revision history

Rev Date
01-00

'99/12/24 Initial

01-01 '99/12/24

特記事項
１）電源用ﾀﾞｲｵｰﾄﾞ RB151L-40Fは通常許可されている、原点方向に1pin(ｶｿｰﾄﾞ方向）
　　以外に任意の１角度方向追加を追加許可する B
　　追加１角度あ、RB151L-40Fで共通である必要がある。（RB151-40Fは３角度選択可能）
２）L11(1),L12(1),L13(1),L14(1)に接続されているノードの配線直下層
　　～電源層までの間には電源部以外のパターンは配線禁止とする。
　但し、直下層にGND1層を入れた場合は、この限りではない B
３）L11(1),L12(1),L13(1),L14(1)の接続されるSOPのﾄﾗﾝｼﾞｽﾀおよび
RB151L-40Fﾀﾞｲｵｰﾄﾞは可能な限り同一面にて表層を使用し配 
　を実施すること。　このような配線により、制約のあるノードを集約できる。

RB415D

HSM2838

3

配線幅条件 (Page1-Page66分抜粋 j

-USBVCC0,USBVCC1 1.5mm

-EXDCIN,DCIN1A(PC1,PC2)端子配線 3mm

-LCDVCC 1.5mm

-BAYVCC 2mm

-PCMVCC0,PCMVCC1 1.5mm

-PCMVPP0,PCMVPP1 1mm

-M3(10)端子配線,M4(1)端子配線 1mm

21

-VREF_GTL　1mm

-CPUBUSVCCT M6～M8間　1mm
それ以外は、内層分割指定

-DACVCC 1mm

-AVCC,M31(1)端子配線,Q9(4)端子配線 1.5mm

-3VSTD
,M87(5)端子配線,Q15(4)端子配線　1.5mm

-FANVCC,Q23(4)端子配線 0.5mm
指定以外の配線は、最低でも1A
1mm幅とする。　ﾐﾆﾊﾞｲｱは1個0.3Aが限界とする B

部品実装に関する緩和条件
－部品搭載が困難な場合、以下ファンクションは一括削除を許可する。
削除部品：M29,C450,R322,R323,M18,D57,R762 (ZV Audio機 \)

版 年 月日設計 調査 承認 変 更 内

設計

6

00.05.04

小中

7

容

渡部

ٛ

ٛ

ٛ

ٛ

ٛ

ٛ

名

ANISE-E2 04

称

図

C1CP051300-X4

番

福田

富士通株式会社

承認調査

8

ﾍﾟ

|

181

ｼﾞ

9

提出先

1

2

3

4

5

6

7

8

9

Configration List

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

ﾍﾟ

|

281

ｼﾞ

9

提出先

1

2

3

4

5

6

7

8

9

A A

B B

本部品は電波対策用の部品であり、基板の周囲で電源とグランド ﾔに挿入するフィルタである。
特に電源の種別は未接続状態にしているので、適宜、配置する 齒鰍ﾉより電源を設定すること

C C

ٛ

ٛ

3VSUS

1 2

5VSUS

100pF 25V

C23

3VSUS

1 2

3VMAIN

100pF 25V

C24

3VSUS

3VMAIN 3VMAIN

12

100pF 25V

C25

3VSUS

1 2

100pF 25V

C27

D D

5VMAIN

本コンデンサは電源/グランド層にして発生する島プレーン同士 凰ﾚ続するためにものである。

ٛ

1 2

AVCC

5VSUS

100pF 25V

C28

1 2

5VMAIN

100pF 25V

C29

AVCC

12

5VMAIN

C30

100pF 25V

AVCC

12

5VMAIN

100pF 25V

C31

5VMAIN

1 2

3VSUS

100pF 25V

C32

5VMAIN

12

3VSUS

C34

100pF 25V

3VSUS

1 2

5VMAIN

C36

100pF 25V

3VMAIN

1 2

3VSUS

100pF 25V

C37

そのため、上記のような島構成であれば、ポイントとなる個所にコンデンサを配置するようにする

1 2

GND1

3VMAIN

100pF 25V

C41

r100pF 25V

100pF 25V

1 2

CPUBUSVCC

CPUCOREVCC

1 2

C54

1 2

C49

100pF 25V

C42

r100pF 25V

5VSUS

CPUCOREVCC

1 2

C55

1 2

6

C43

100pF 25V

r100pF 25V

5VSUS

AUDIOGND

3VMAIN

3VMAIN

12

100pF 25V

C44

12

C56

Reserve

版 年 月日設計 調査 承認 変 更 内

設計

12

3VSUS

100pF 25V

C45

3VMAIN

100pF 25V

1 2

7

3VSUS

C46

5VSUS

GND1GND1

12

100pF 25V

100pF 25V

GNDA

5VMAIN

C47

C57

1 2

容

3VSUS

GNDA

1 2

8

3VMAIN

100pF 25V

C48

12

GND1

承認調査

100pF 25V

C58

GND1

12

100pF 25V

C59

GNDA

名

ANISE-E2-04

称

図

C1CP051300-X4

番

富士通株式会社

ﾍﾟ

|

381

ｼﾞ

9

提出先

CPUBUSVCC

3VMAIN

100pF 25V

C40

1 2

r100pF 25V

C51

1 2

AUDIOGND AUDIOGND

GND1 GND1 GND1

100pF 25V

C35

C38

100pF 25V

1 2

1 2

1 2

3VMAIN

100pF 25V

C39

100pF 25V

1 2

3VSUS

AUDIOGND

C33

E E

また、クロックを、島をまたいで引く場合には、クロック信号の近くにコンデンサを配置すること
また、レイアウトに関連するので、未接 ｱ状態にしている。

ٛ

ٛ

CLK信 

CPUCOREVCC

F F

3VSUS

1 2

100pF 25V

C53

100pF 25V

1 2

C50

G G

EMI RC

1

2

3

4

5

1

A A

2

3

4

FL1

<FILTER>

BLM41P600S

EXDCIN

12

※MAX 3A

5

6

7

8

9

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

93

94

95

96

97

98

99

100

PC4

5VMAIN5VMAIN USBVCC0

PRD2 5,51

PRD3 5,51

PRD5 5,51

PRD7 5,51

PBUSY 5,51

PSLCT 5,51

DDCCLK 4,41

DDCDATA 4,41

VGAVS 4,41

VGAHS 4,41

DKUSBP0+ 10

KMDATA 58

KMCLOCK 58

LANTXD-

LANTXD+

5VMAIN

26

27

28

29

30

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

PC2

CN1B

PINIT#

PSLIN#

PRD4

PRD6

PACK#

PPE

VGAGND

VGAB

VGAG

VGAR

VGAGND

USBVCC0

USB0-

USBGND

KDATA

KCLOCK

5VMAIN

N.C

N.C

LANRXD-

LANRXD+

N.C

N.C

PRPATCH#1

GND1

DCIN1RTN

PRD2

PRD3

PRD5

PRD7

PBUSY

PSLCT

VGAGND

DDCCLK

DDCDATA

VGAVS

VGAHS

USBVCC0

USB0+

USBGND

MDATA

MCLK

5VMAIN

N.C

N.C

LANTXD-

LANTXD+

N.C

N.C

SYSDET#2

GND1

DCIN1RTN

P-R_CN_AN

CN1A

PC1

DCIN

1

B B

FSIDE#5,51

FRDDT#5,51

C C

D D

E E

FMODE#56

FINDEX#5,51

FTRK0#5,51

FSTEP#5,51

FMOTOR#5,51

RIA14,60

CTSA14,60

RTSA14,60

DSRA14,60

PAFD#5,51

PPERR#5,51

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

GND1

SYSDET1

GND1

N.C

N.C

FSIDE#

GND1

FRDDT#

GND1

FMODE#

FINDEX#

5VMAIN

FTRK0#

GND1

FSTEP#

FMOTOR#

GND1

RIA

CTSA

RTSA

DSRA

GND1

GND1

PAFD#

PPERR#

PRPATCH#2

DCIN

GND1

GND1

FDATCH#

GND1

FWD#

GND1

FDSELO#

FWP#

5VMAIN

FWG#

GND1

FDIR#

FDCHG#

GND1

DTRA

SOUTA#

SINA#

DCDA

GND1

PSTB#

PRD0

PRD1

P-R_CN_AN

PC3

51

52

53

54

N.C

55

N.C

56

57

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

PRCD1# 56

FDATCH# 57

FWD# 5,51

FDSELO# 57

FWP# 5,51

FWG# 5,51

FDIR# 5,51

FDCHG# 5,51

DTRA 14,60

SOUTA# 14,60

SINA# 14,60

DCDA 14,60

PSTB# 5,51

PRD0 5,51

PRD1 5,51

PINIT#5,51

PSLIN#5,51

PRD45,51

PRD65,51

PACK#5,51

PPE5,51

VGAB4,40

VGAG4,40

VGAR4,40

DKUSBP0-10

KDATA58

KCLOCK58

LANRXD-

LANRXD+

PRCD2#56

※MAX 3A ※MAX 3A

GND1 GND1 GND1 GND1

注）LAN信号線(LANTXD+,LANTXD-,LANRXD+,LANRXD-)は A
LANTXD+ - LANTXD- , LANRXD+ - LANRXD- をそれぞ 
　　対で配線し、対の距離は、最低配線距離、TXD,RXD間はその
　　５倍の距離を離すこと。

F F

G G

また、この４本を通している上下２層は配線領域から横方向に
　　３ｍｍを内層ｸﾘｱとする。
　　上下３層目は、GND1にて、配線の上をGND1でガードすること。
　　但し、ｶﾞｰﾄﾞも含め、本信号線のｽﾙﾎｰﾙおよび、配線から3mm
　　以内は、絶縁距離として確保し、いかなる信号線も3mm以下の
　　距離になってはならない。
　　但し、例外条件として、上下３層目は本信号と完全に直行する
　　場合のみ他の信号線の布線を許可する。（必要最低限に抑える
　　こと）

注）FIL1 - P-R_CONN間は、ｺﾈｸﾀ引出し部　ｽﾙﾎｰﾙ各３ ﾂ
　　計６個で引き出し、3mm以上のﾊﾟﾀｰﾝ幅、最短距離でFIL1 ﾖ
　　接続すること。
　　EXDCINは3mm以上のﾊﾟﾀｰﾝ幅で布線することが要求される B

ٛ

ٛ

ٛ

ٛ

ٛ

DOCKING/LAN CONNECTOR

1

2

3

4

5

6

CN2

1

TX+

2

TX-

3

RX+

4

TIP

5

RING

6

RX-

7

RJ45-7

8

RJ45-8

LAN-RJ

版 年 月日設計 調査 承認 変 更 内

設計

LANTXD+

LANTXD-

LANRXD+

LANRXD-

容

7

名

ANISE-E2 04

称

図

C1CP051300-X4

番

承認調査

富士通株式会社

8

ﾍﾟ

|

481

ｼﾞ

9

提出先

1

2

3

4

5

6

7

8

9

A A

5VMAIN

B B

INTMICIN13

VGAHS3,41

C C

VGAR3,40

VGAG3,40

VGAB3,40

SLCDC074

SLCDC274

SLCDS174

D D

E E

SLCDS374

SLCDS574

SLCDS774

LCDCL#56,59

SUSSW#57,59

RSMRST#24,61

OZSMBCLK41

P042

P242

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

CN4A

MIC

USBG

USBP0-

USBVCC0

USBP1-

5VMAIN

VGAHS

GND1

VGAR

VGAG

VAGB

GND1

SLCDC0

SLCDC2

SLCDS1

LCDS3

LCDS5

LCDS7

LCDCL#

SUSSW#

RSMRST#

OZSMBCLK

GND1

P0

P2

GNDA

USBG

USBP0+

USBVCC0

USBP1+

5VMAIN

VGAVS

GND1

VGAGND

DDCDATA

DDCCLK

GND1

SLCDC1

SLCDS0

SLSDS2

LCDS4

LCDS6

LCDS8

MAINON#

SMBALERT#

3VSTD

OZSMBDATA

GND1

Connector_BD2

51

52

53

54

55

56

57

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

73

74

P1

75

P3

INTMICRTN 13

VGAVS 3,41

DDCDATA 3,41

DDCCLK 3,41

SLCDC1 74

SLCDS0 74

SLCDS2 74

SLCDS4 74

SLCDS6 74

SLCDS8 74

MAINON# 57,74

SMBALERT# 24

OZSMBDATA 41

P1 42

P3 42

P442

P642

P842

P1042

P1242

P1442

P1642

P1742

FLM42

LP42

EBLEN56

BKLVOL56

POW2

VGAID138,56

3VSTD

DCIN

LCDVCC

CN4B

26

P4

27

P6

28

GND1

29

P8

30

P10

31

P12

32

P14

33

P16

34

P17

35

FLM

36

LP

37

LCDVCC

38

EBLEN

39

BKVOL

40

41

42

43

44

45

46

47

48

49

50

TPNCLK

POW2

VGAID2

DCIN

DCIN

DCIN

DCIN

DCIN

DCIN

DCIN

DCIN

LCDIDSYS1

P5

P7

GND1

P9

P11

P13

P15

GND1

SHFCLK

GND1

M./DE

LCDVCC

LCDEN

TPNLDAT

POW2

VGAID1

DCINRTN

DCINRTN

DCINRTN

DCINRTN

DCINRTN

DCINRTN

DCINRTN

DCINRTN

Connector_BD2

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

93

94

95

96

97

98

99

100

P5 42

P7 42

P9 42

P11 42

P13 42

P15 42

SHFCLK 42

M/DE 42

LCDEN 40,41

VGAID0 38

GND1 GND1 GND1 GND1

F F

名

ANISE-E2 04

G G

Connector Board I/F

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

ﾍﾟ

|

581

ｼﾞ

9

提出先

1

2

3

4

5

6

7

8

9

5VMAIN

RM1

A A

FLOPPY関連信号のPULL UP
上記の集合抵抗および抵抗はSUPER
I/O(FDC37N769)
の近くに配置配線すること。

FLOPPY control signals
Above register array and register must be placed near
super I/O chip (FDC37N769) and routed with short trace from it.

ARRAY

1
2
3
4

1Kx4 1/32W 5%

R26

10K 1/16W 5%

8
7
6
5

FRDDT# 3,51

FTRK0# 3,51

FDCHG# 3,51

FWP# 3,51

FINDEX# 3,51

B B

C C

D D

5VMAIN

RM4

ARRAY

680x8 1/20W 5%

109

1

2

3

4

5

6

7

8

FSIDE# 3,51

FSTEP# 3,51

FDIR# 3,51

FMOTOR# 3,51

FWD# 3,51

FWG# 3,51

E E

5V669

RM2

ARRAY

109

1

2

3

4

5

6

7

8

10Kx8 1/20W 5%

RM3

ARRAY

109

1

2

3

4

5

6

7

8

10Kx8 1/20W 5%

RM5

ARRAY

8
7
6
5

4.7Kx4 1/32W 5%

PARARELL関連信号のPULL
UP

1
2
3
4

PRD0

PRD1

PRD2

PRD3

PRD4

PRD5

PRD6

PRD7

PACK# 3,51

PBUSY 3,51

PPE 3,51

PSLCT 3,51

PPERR# 3,51

PSTB# 3,51
PAFD# 3,51
PINIT# 3,51
PSLIN# 3,51

PRD[0:7] 3,51

5VMAIN 5V669

D1

F F

2 1

RB521S-30

G G

FDD,PRINTER PULL UP

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

8

TP1

5V669

名

ANISE-E2 04

称

図

C1CP051300-X4

番

承認調査

富士通株式会社

提出先

ﾍﾟ

|

681

ｼﾞ

9

1

PDD[0:15]23,35

PDD[0:15]

A A

B B

C C

PDA[0:2]23

PDA[0:2]

PDCS3#23

PDCS1#23

D D

PDDREQ23

E E

M8
Banisterの元端子直裏面に搭載すること

PDIOR#23

PDIOW#23

F F

PIORDY23

G G

HDD,POINTING CN

1

2

このﾓｼﾞｭｰﾙ間でのﾋﾟﾝｽﾜｯﾌﾟ可

PDD3
PDD2
PDD1
PDD0

PDD4
PDD5
PDD6
PDD7

PDD15
PDD8
PDD10
PDD9

PDD11
PDD12
PDD13
PDD14

このﾓｼﾞｭｰﾙ間でのﾋﾟﾝｽﾜｯﾌﾟ可

PDA2

PDA0

PDA1

5VMAIN

R31
1K 1/16W 5%

R750
2K 1/16W 5%

GND1

RM7

ARRAY

1
2
3
4

22x4 1/32W 5%

RM8

ARRAY

1
2
3
4

22x4 1/32W 5%

RM9

4
3
2
1

22x4 1/32W 5%

RM10

4
3
2
1

22x4 1/32W 5%

RM11

ARRAY

8
7
6
5

10x4 1/32W 5%

RM12

ARRAY

8
7
6
5

10x4 1/32W 5%

R744

R745

R746

R747

R748

R749

ARRAY

ARRAY

2

8
7
6
5

8
7
6
5

5
6
7
8

5
6
7
8

1
2
3
4

1
2
3
4

22 1/16W 5%

22 1/16W 5%

22 1/16W 5%

22 1/16W 5%

22 1/16W 5%

33 1/16W 5%

BPDD3
BPDD2
BPDD1
BPDD0

BPDD4
BPDD5
BPDD6
BPDD7

BPDD15
BPDD8
BPDD10
BPDD9

BPDD11
BPDD12
BPDD13
BPDD14

BPDA2

BPDA0

BPDA1

3

3

5VMAIN

R743
1K 1/16W 5%

BPDD[0:15] 35

C71 r 0.1uF 10V

C72 r 0.1uF 10V

C73 2K 1/16W 5%

C74 r 0.1uF 10V

C770,R743,C73,C74は、Page35
M76直横に実装すること。

GND1

C770 r 0.1uF 10V

RESERVE

4

C75 r 0.1uF 10V

C69 r 0.1uF 10V

GND1

C76 r 0.1uF 10V

C70 r 0.1uF 10V

CN6

GND1

1
2
3
4
5
6

POINTING CN

BPDCS3#

BPDCS1#

SPDCS3# 35
SPDCS1# 35
BPDDREQ 35

BPDIOR#

SPDIOR# 35

BPDIOW#

SPDIOW# 35

BPDIORDY

SPDIORDY 35

DASPON#57

5

1
2
3
4
5
6

C69,C70はCN5直ぐ横に実装すること。

4

5

FL2

<FILTER>

1 2

C64

0.1uF 10V

GND1

BPDA[0:2]

BPDA[0:2] 35

PDDACK#23,35

BAYLMP1#35,57

DASPON

HDDLED#57

M26D

12

13

LV00A

3VMAIN

KGPDATA 58
KGPCLOCK 58

BLM11A121S

5VMAIN

5VMAIN

Reserve

11

6

R28 10K 1/16W 5%

R29 10K 1/16W 5%

r 2200pF 25V

C65

12

GND1

DASPON

6

7

5.6K 1/16W 5%

GND1

BPDA[0:2]35

BPDD[0:15]

R27

BPDA[0:2]

C68

0.1uF 10V

BPDD[0:15]35

BPDDREQ35

R30 10K 1/16W 5%

BPDIORDY

BPDIAG#35

Q1

D2

1SS400

12

2SK3019

21

10uF 10V

C66

32

1

5VMAIN

10uF 10V

C67

12

版 年 月日設計 調査 承認 変 更 内

設計

7

IDERST#35,57

BPDIOW#

BPDIOR#

BPDCS1#

BPDCS3#

8

25

50

BPDD7

BPDD8

BPDD6

BPDD9

BPDD5

BPDD10

BPDD4

BPDD11

BPDD3

BPDD12

BPDD2

BPDD13

BPDD1

BPDD14

BPDD0

BPDD15

IRQ1424,35,60

BPDA1

BPDA0

BPDA2

R32
1K 1/16W 5%

GND1

容

承認調査

24

49

23

48

22

47

21

46

20

45

19

44

18

43

17

42

16

41

15

40

14

39

13

38

12

37

11

36

10

35

9

34

8

33

7

32

6

31

5

30

4

29

3

28

2

27

1

26

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

8

CN5

RSTDRV#

GND1

GND1

BPDD7

BPDD8

BPDD6

BPDD9

BPDD5

BPDD10

BPDD4

BPDD11

BPDD3

BPDD12

BPDD2

BPDD13

BPDD1

BPDD14

BPDD0

BPDD15

GND1

GND1

BPDDREQ

GND1

GND1

BPDIOW#

GND1

GND1

BPDIOR#

GND1

GND1

PIORDY

PDDACK#

GND1

IRQ14

IOCS16#

BPDA1

PDIAG#

BPDA0

BPDA2

BPDCS1#

BPDCS3#

HDDLED#

GND1
5VMAIN
GND1
5VMAIN
GND1
5VMAIN
GND1
5VMAIN

9

HDD CN_ANISE_R1

ﾍﾟ

|

781

ｼﾞ

9

提出先

1

PCMVCC1 PCMVCC1

A A

JWPB44,45

JDB245

JDB145

B B

C C

PCMVPP1

D D

E E

F F

JDB045

JAB045

JAB145

JAB245

JAB345

JAB445

JAB545

JAB645

JAB745

JAB1245

JAB1545

JAB1645

JBSYB#45,57

JWEB#45

JAB1445

JAB1345

JAB845

JAB945

JAB1145

JOEB#45

JAB1045

JCE1B#44,45

JDB745

JDB645

JDB545

JDB445

JDB345

DKBAYID237

DKBAYID037

CN7A

80

GND1

79

PCMVCC1

78

PCMVCC1

77

JWPA

76

JDB2

75

JDB1

74

JDB0

73

JAB0

72

JAB1

71

JAB2

70

JAB3

69

JAB4

68

JAB5

67

GND1

66

JAB6

65

JAB7

64

JAB12

63

JAB15

62

JAB16

61

PCMVPP1

60

GND1

59

JBSYB#

58

JWEB#

57

JAB14

56

JAB13

55

JAB8

54

GND1

53

JAB9

52

JAB11

51

JOEB#

50

JAB10

49

JCE1B

48

JDB7

47

JDB6

46

JDB5

45

JDB4

44

JDB3

43

GND1

42

BAYID2

41

BAYID0

DOCK_INT_CN_R6

2

160

GND1

159

PCMVCC1

158

PCMVCC1

157

JCD2B#

156

JDB10

155

JDB9

154

JDB8

153

JBVD1B

152

JBVD2B

151

JREGB#

JWAITB#

JRTSB

GND1

JVS2B#

JAB25

JAB24

JAB23

JAB22

PCMVPP1

GND1

JAB21

JAB20

JAB19

JAB18

JAB17

GND1

JIOWRB#

JIORDB#

JVS1B#

JCE2B#

JDB15

JDB14

JDB13

JDB12

JDB11

JCD1B#

GND1

GND1

BAYID1

150

149

148

147

146

145

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

JINPACKB#

3

JCD2B# 45

JDB10 45

JDB9 45

JDB8 45

JBVD1B 45

JBVD2B 45

JREGB# 45

JINPACKB# 45

JWAITB# 45

JRSTB 45

JVS2B# 45

JAB25 45

JAB24 45

PCMVPP1

JAB23 45

JAB22 45

JAB21 45

JAB20 45

JAB19 45

JAB18 45

JAB17 45

JIOWRB# 45

JIORDB# 45

JVS1B# 45

JCE2B# 44,45

JDB15 45

JDB14 45

JDB13 45

JDB12 45

JDB11 45

JCD1B# 45

DKBAYID1 37

4

BATT2

5VMAIN

DKUSBP1+10

VSENSE270,73

BATTM2+68 BT2IN 68,74

BATTC768

BT2DAT75

DKBAYCD2#56

DKBAYLMP1#35

BAYVCC

DKSPDCS1#35

DKBPDA035

DKBPDA135

DKIRQ1435

DKSPDIOR#35

DKSPDIOW#35

DKPDD035

DKPDD135

DKPDD235

DKPDD335

DKPDD435

DKPDD535

DKPDD635

DKPDD735 DKPDD9 35

DKRSTDRV#35

CDL52 CDR 52

CDRTN52

DKBAYCD1#56

CN7B

40

USBP1+

39

USBVCC1

38

GND1

37

GND1

36

VSENSE

35

BATT2

34

BATT2

33

BATT2

32

BATT2

31

BATT2

30

BATTM2

29

CINT1

28

BT2DAT

27

BAYATCH

26

GND1

25

DASP#

24

5VBAY

23

5VBAY

22

BPDCS1#

21

BPDA0

20

BPDA1

19

IRQ14

18

SPDIOR#

17

SPDIOW#

16

GND1

15

BPDD0

14

BPDD1

13

BPDD2

12

BPDD3

11

BPDD4

10

BPDD5

9

BPDD6

8

BPDD7

7

RSTDRV#

6

GND1

5

CDL

4

CDRTN

3

BAYATCH

2

GND1

1

GND1

DOCK_INT_CN_R6

5

USBP1-

USBVCC1

GND1

GND1

SCONT2

BATT2

BATT2

BATT2

BATT2

BATT2

BT2IN

BT2CLK

GNDA

N.C

GND1

BPDCS3#

5VBAY

5VBAY

5VBAY

BPDA2

PDIAG

N.C

PDDACK#

PIORDY

GND1

BPDDREQ

BPDD15

BPDD14

BPDD13

BPDD12

BPDD11

BPDD10

BPDD9

BPDD8

GND1

CDR

CDRTN

GND1

GND1

GND1

6

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

104

103

102

101

100

99

98

97

96

95

94

93

92

91

90

89

88

87

86

85

84

83

82

81

DKUSBP1- 10

SCONT2 73

BT2CLK 75

BAY2ON 57

DKSPDCS3# 35

DKBPDA2 35

DKBPDIAG# 35

BAYRI# 56

DKPDDACK# 35

DKPIORDY 35

DKBPDDREQ 35

DKPDD15 35

DKPDD14 35

DKPDD13 35

DKPDD12 35

DKPDD11 35

DKPDD10 35

DKPDD8 35

GNDA

BAYVCC

7

CD-ROM
DRIVE

PC-Card Slot

8

BayConnectorBoardBayUnit

Lower Side

Lower Side

A1B1

IDE/USB/BATTCARD/USB

A34B34

A1B1

A44B44

12

49 50

1

35

34

69

Upper Side

Upper Side

9

81

160 80

1

GND1 GND1 GND1 GND1

名

ANISE-E2 04

G G

BAY CN

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

ﾍﾟ

|

881

ｼﾞ

9

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

CN8

28

ROW#0

17

ROW#1

16

ROW#2

13

ROW#3A

9

ROW#3B

12

ROW#4

11

ROW#5

8

ROW#6

E E

F F

INT_KBD

G G

ROW#7

CLM#0
CLM#1
CLM#2
CLM#3
CLM#4
CLM#5
CLM#6
CLM#7
CLM#8

CLM#9
CLM#10
CLM#11
CLM#12
CLM#13
CLM#14
CLM#15

ID-C

7

27
26
25
24
23
22
21
20
19
18
15
14
10
6
5
4

3
2

ID0

1

ID1

Keyboard Strap (N86C-7664-0203-E)
ID1:ID0 (KBC Side)

GND1

JP 0 0
US 0 1
UK 1 0
JP 1 1 ('00 Summer model)

ROW#0
ROW#1
ROW#2
ROW#3

ROW#4
ROW#5
ROW#6
ROW#7

CLM#0
CLM#1
CLM#2
CLM#3
CLM#4
CLM#5
CLM#6
CLM#7
CLM#8
CLM#9
CLM#10
CLM#11
CLM#12
CLM#13
CLM#14
CLM#15

INTR KB CN

1

2

3

ROW#[0:7] 58

CLM#[0:15] 58

KSHIPID1 58
KSHIPID0 58

SHIPID

ID0 ID1

US

10

JP

UK

版 年 月日設計 調査 承認 変 更 内

4

5

6

設計

7

00

1

0

名

ANISE-E2 04

称

図

C1CP051300-X4

番

容

承認調査

富士通株式会社

8

ﾍﾟ

|

981

ｼﾞ

9

提出先

1

2

3

4

5

6

7

8

9

USBP0-24

A A

USBP0+24

◆◆

R37

27 1/16W 5%

C78
47pF 25V

GND1 GND1

R39

27 1/16W 5%
C79
47pF 25V

B B

GND1 GND1

USBP1-24

C C

USBP1+24

◆◆

R41

27 1/16W 5%
C80

47pF 25V

GND1 GND1

R43

27 1/16W 5%
C81
47pF 25V

GND1 GND1

D D

◆◆

R38

15K 1/16W 5%

R40

15K 1/16W 5%

◆◆

R42

15K 1/16W 5%

R44

15K 1/16W 5%

DKUSBP0- 3

DKUSBP0+ 3

DKUSBP1- 7

DKUSBP1+ 7

5VMAIN

DKUSBP0-3

DKUSBP0+3

USBVCC0

PS1

1 2

MINISMDC100(1.00A)

FL24

<FILTER>

BLM41P600S

R638

0 1/16W

R639

0 1/16W

12

C689

12

10uF 10V

GND1

USBVCC0

3VMAIN

CN22

1

VCC

2

-DATA

3

+DATA

4

GND

5

FG1

6

FG2

USB_CON_STD

R48

100K 1/16W 5%

OVERCRNT1# 24

1K 1/16W 5%

R47

Reserved

10K 1/16W 5%

r100K 1/16W 5%

OVERCRNT0# 24

名

ANISE-E2 04

称

図

C1CP051300-X4

番

容

承認調査

富士通株式会社

8

9

ﾍﾟ

|

10 81

ｼﾞ

提出先

R932

本項中◆印のついたパターンは、通常の信号線の0.2mmの太さで配線すること。

E E

F F

G G

また、本信号はGND1でガードし、その上下はGND1のベタパターンで覆うこと。

The following guideline is applied to USB signal traces.

Less than
1 inch

USBn-,+

47pF

R

27ohm

RC

15kohm

BANISTER

USB POW

1

2

[NOTE] : CTL is control(input) function : Noninverting TTL control input.
High(>1.8V typical)=On, Low(<1.6V typical)=Off.

This trace must be guarded along with
USBG traces on both sides.

The length of this stub mest be
as short as possible.

This point must be appeared on
surficial layer to be cuttable.

Those three components must be located as
near to BANISTER as possible.

3

R

0ohm

4

Less than
1 inch

USB CN

Docking CN

R933

GND1

版 年 月日設計 調査 承認 変 更 内

5

6

設計

7

1

2

3

4

5

6

7

8

9

MAX 1A

10

M88A

rTC7SZ08FU

R763

0 1/16W 5%

4

M3

LEDA

6

NC

7

GND

1

VCC

2

AGND

Reserved

12

4

FIR_SEL

QSDL-M137#00

4

12

GND1 GND1

TXD

RXD

MD0

MD1

r 2200pF 25V

C516

RESERVED

9

8

3

4

5

1

R404

4.7K 1/16W 5%

2

IRTX 51

IRRXA# 51

IRMODE 51

GND1

POWERGOOD2 57

ISAPWR 44,57

5

VR_ON 27,41

SYSPWR 57

PWGDCPU 18

PMUVCC 3VSUS

↓70mA

R407

47 1/4W 5%

1

TC7SZ08FU

名

称

図

C1CP051300-X4

番

富士通株式会社

1 2

32

Q21

2SK3019

GND1GND1

C519

0.1uF 10V

1 2

ANISE-E2 04

9

ﾍﾟ

|

11 81

ｼﾞ

提出先

1 2

1

容

C926

0.1uF 10V

8

3 2

2

1

Q18

TP0610T

R408

M45B

承認調査

100K 1/16W 5%

PLLVCC

53

GND1

SUSC#26,59,74,76

3VSUS

53

M88B

rTC7SZ08FU

GND1

版 年 月日設計 調査 承認 変 更 内

6

設計

7

5VMAIN

R51

5.6 1/2W 5%

A A

5VMAIN

M4

5

VIN

B B

1 2

C92

12

0.1uF 10V

C788

0.033uF 25V

Td(Typ)=190ms

GND1

1

VOUT

43

VORCD

VSS

S-873325BUP-ALA-T2

2

C C

VRPWRGD27

PMUVCC

2200pF 25V

1 2

GND1

2200pF 25V

C520

5VSUS

12

CPUPWRGD27

PCIRST#24,44,57

12

C521

Td(Typ)=125ms

0.033uF 16V

C518

0.01uF 16V

Td(Typ)=57ms

M46

2

VDD

5

CD

3

GND

S-80927AL

M47

2

VDD

5

CD

3

GND

S-80942ANMP

OUT

OUT

1

1

D D

E E

C517

F F

12

G G

3VIR

TP3

3VIR

3VMAIN

1 2

R402

3VSUS

12

12

+

C88
15uF 16V

(TA)

10K 1/16W 5%

10K 1/16W 5%

R409

C522

2200pF 25V

1 2

GND1GND1

GND1

12

C86

4.7uF 10V

12

M45A

1

2

TC7SZ08FU

(CPUIOVCC)

12

C87

0.1uF 10V

12

C89

0.47uF 16V

・C87,C89はM3pin直横に配置
・M4はM3の近くに配置し、C88はM4の近くに配置すること。
・C759はRing(M34の接続pin)直横に配置すること。

1

2

RESET/3VIR/IRDA

1

2

3

1

2

3

4

5

6

7

8

9

SO-DIMM SLOT (FOR EXPANSION MEMORY)

A A

MD[0:63]31

B B

DQM031

C C

DQM131

MA[0:13]31

D D

E E

SDCLK2B32

SDCLK2A32

SDCLK1A32

SRASB#31

WEB#31

CS#031

CS#131

F F

MD0

MD1

MD2

MD3

MD4

MD5

MD6

MD7

MA0

MA1

MA2

MD8

MD9

MD10

MD11

MD12

MD13

MD14

MD15

3VSUS

CN9A

1

3

5

7

9

11

13

15

17

19

21

23

25

27

29

31

33

35

37

39

41

43

45

47

49

51

53

55

57

59

61

63

65

67

69

71

DIMM SOCKET

CS#231

CS#331

MD[0:63]31

MA[0:13]31

DQM231

DQM331

BSMBDATA24,32,41,49

MD16

MD17

MD18

MD19

MD20

MD21

MD22

MD23

MA6

MA8

MA9

MA10

MD24

MD25

MD26

MD27

MD28

MD29

MD30

MD31

3VSUS

73

75

77

79

81

83

85

87

89

91

93

95

97

99

101

103

105

107

109

111

113

115

117

119

121

123

125

127

129

131

133

135

137

139

141

143

CN9B

DIMM SOCKET

3VSUS

MD[0:63]31

MD32

MD33

MD34

MD35

MD36

MD37

MD38

MD39

DQM431

DQM531

MA[0:13]31

CKE331

CKE231

CKE031

SCASB#31

MA[0:13]31

CKE131

MA3

MA4

MA5

MD40

MD41

MD42

MD43

MD44

MD45

MD46

MD47

MA12

MA13

CN9C

2

4

6

8

10

12

14

16

18

20

22

24

26

28

30

32

34

36

38

40

42

44

46

48

50

52

54

56

58

60

62

64

66

68

70

72

SDCLK1B32

MD[0:63]31

MA[0:13]31

DQM631

DQM731

BSMBCLK24,32,41,49,59

DIMM SOCKET

MD48

MD49

MD50

MD51

MD52

MD53

MD54

MD55

MD56

MD57

MD58

MD59

MD60

MD61

MD62

MD63

MA7

MA11

MA12

MA13

3VSUS

GND1

CN9D

74

76

78

80

82

84

86

88

90

92

94

96

98

100

102

104

106

108

110

112

114

116

118

120

122

124

126

128

130

132

134

136

138

140

142

144

DIMM SOCKET

GND1 GND1 GND1

3VSUS

12

C93

10uF 10V

G G

GND1

Dimm Slot

1

2

12

C94

0.1uF 10V

12

1 2

C95

0.1uF 10V

C96

0.1uF 10V

1 2

C97

0.1uF 10V

上記のコンデンサはDIMMスロットの電源端子の近くに配置・配線すること B

3

4

5

名

ANISE-E2 04

称

図

C1CP051300-X4

ٛ

6

版 年 月日設計 調査 承認 変 更 内

設計

容

7

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

12 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

TP78

CN11A

A A

Line-OPT

B B

CN11B
Line-OPT

8

C C

VCC

GND

7

Vin

9

C9

GND1

5

4

3

2

1

1 2

12

C102

r1800pF 25V

AUDIOGND

1 2

0.1u 16V

R936

0 1005

C103

r1800pF 25V

D D

CN12

HP JACK

E E

5
4
3
6
2
1

C115

AUDIOGND

上記のフィルタ、コンデンサ、抵抗 ﾍ
HP JACKの近くに配置すること。

F F

VR1 RK10J12RK1

5

AVCC

4

1

EVRCTRL53

G G

LINER

FL7

<FILTER>

12

BLM11B102S
FL9

<FILTER>

12

BLM11B102S
FL29

<FILTER>

12

Reserve

上記のフィルタ、コンデンサ、抵抗 ﾍ
LINE IN JACKの近くに配置すること B

R943

1 2

0 1005

3VMAIN

SPDIFO 52

※

C116

r1000pF 25V

r1000pF 25V

Reserve

BLM11B102S

FL30

<FILTER>

BLM11B102S
FL13

<FILTER>

BLM11B102S
FL14

<FILTER>

BLM11B102S
FL31

<FILTER>

BLM11B102S

12

12

12

12

12

ٛ

本ページ中に記載されているフィルタ(FLxx)はそれぞれ接 ｱ
されているコネクタの近くに配置し、フィルターコネクタ間の z
線は非常に短く配線すること。

3

2

FGFG

AUDIOGND

The filters in this page (refered with FLxx) have to
be placed near each connector connecting to respective
filters. The traces between connector and filter have
to be short as much as possible.

本項中※印のついたパターンは、AUDIOGND ﾅガードし、その上
下はAUDIOGNDのベタパターンで覆うこと。 ﾜた、Mxの下の基板
面およびその下の層には、ディジタル系の信号線を配線しないこ
と。
The traces marked with ※ have to be guarded both side and
both adjacent layer with AUDIOGND. Underneath Mx on
surface layer and in one more internal layer don't allow
digital traces to be run.

※

※

ٛ

AUDIOGND

ٛ

0 1/16W 5%

R63

0 1/16W 5%

R65

12

12

※※

AUDIOGND

5VSUS

R61 100K 1/16W 5%

※※※

ٛ
ٛ

LINEINR 52

LINEINL 52

FHPIN 57

HPOUTR 53

HPOUTL 53

CN13

MIC IN JACK

AUDIOGND

5
4
3
6
2
1

ٛ

ٛ

C114
1uF 10V

SPOUT1L53

SPOUT2L53

SPOUT1R53

SPOUT2R53

INTMICRTN4

INTMICIN4

12

FL33

<FILTER>

BLM11B102S

12

C790

GND1

AVCC

1000pF 25V

1 2

R62

R66

12

R937

0 1005

※
※

※

※

1K 1/16W 5%

2.2K 1/16W 5%

12

<FILTER>

BLM11B102S

FL32

FL15 BLM11B102S

<FILTER>

FL17 BLM11B102S

<FILTER>

AUDIO CN

1

2

3

4

5

6

FL5

<FILTER>

12

BLM11A121S
FL6

<FILTER>

12

BLM11A121S
FL8

<FILTER>

12

BLM11A121S
FL10

<FILTER>

12

BLM11A121S

12

12

12

12

4700pF 25V

1000pF 25V

C742

C118

版 年 月日設計 調査 承認 変 更 内

設計

678

CM3

0.1uFx4 16V

123

4 5

GND1

※

R764

0 1/16W 5%

FL15,FL17～FL19,C118はMIC IN
JACKの近くに配置すること。
R62,R66,R68,R69,C114,C117はSTAC9721の近くに実装し A
基板の端面をとおして配線すること B

AUDIOGND

容

7

MICIN 54

Placement location of audio connectors

名

称

図

番

承認調査

富士通株式会社

8

ٛ

CN10

1

SPL1

2

SPL2

3

SPR1

4

SPR2

SPK CN

CN13
MIC

CN11
LINE IN

CN12
PHONE

ANISE-E2 04

C1CP051300-X4

ﾍﾟ

|

13 81

ｼﾞ

9

ٛ

提出先

1

CN14A

A A

B B

C C

D D

E E

F F

G G

3VSUS

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

AD12

AD13

AD14

AD15

AD16

AD17

AD18

AD19

AD20

AD21

AD22

AD23

AD24

AD25

AD26

AD27

AD28

AD29

AD30

AD31

5VMAIN

R919

LAN/MODEM CN

1

GND1

10K 1/16W 5%

1 2

2

AD[0:31]

C/BE#1 24,39,44

PAR 24,39,44

SERR# 24,34,44

PERR# 34,44

STOP# 24,34,39,44

DEVSEL# 24,34,39,44

TRDY# 24,34,39,44

IRDY# 24,34,39,44

FRAME# 24,34,39,44

C/BE#2 24,39,44

CIDSEL0 49

C/BE#3 24,39,44

BPCIREQ#2 41

PCIGNT#2 24,34

1 2

C691

10uF 10V

1 2

PME# 24,44,56

LANATCH# 24

ACMDMINST# 24

2

AD[0:31] 24,39,44,49

FL27

<FILTER>

BLM11A121S

3VMAIN

3VSUS

3

CN14B

R70

51

52

AD0

53

AD1

54

AD2

55

AD3

56

AD4

57

AD5

58

AD6

59

AD7

60

61

AD8

62

AD9

63

AD10

64

AD11

65

66

67

68

PDC1

69

PDC2

70

PDC3

71

PDC4

72

PDC5

73

PDC6

74

75

PDC8

76

PDC9

77

PDC10

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

93

94

95

96

97

98

99

100

GND1GND1

AUDIOGND

10K 1/16W 5%

1 2

AD[0:31]

5VMAIN

4

C/BE#0 24,39,44

PDC[1:15]24

PME# 24,44,56

PDC[1:15] 24

R93はLAN/MODEMコネクタの近くに配置・配線すること。

3

4

3VMAIN

MDMATCH# 24

AD[0:31] 24,39,44,49

MDMSTBY# 56

PCIINT#2 24,34,39,57

CPCIRST#1 56

BPCIREQ#1 41

PCIGNT#1 24,34

MDMAVSL 56

CLKRUN# 24,34,39,44

PCLKMDM 47

LANMDRST# 57

PCIINT#2 24,34,39,57

SPKTEL 54

CIDSEL1 49

5

注意：モジュール間でのピンスワップ禁止

DCDA3,60
DTRA3,60
RIA3,60
CTSA3,60

SOUTA#3,60
DSRA3,60
SINA#3,60
RTSA3,60

PDC1
PDC2
PDC3
PDC4

PDC5
PDC6

R86 r 0 1005

PDC10

Reserve

R89 0 1005

Reserved for JP model

GND1 GND1

12

12

Reserved for overseas model

RM120 0x4 1/32W 5%
RM121 0x4 1/32W 5%

ARRAY

1
2
3
4

ARRAY

1
2
3
4

RM122 0x4 1/32W 5%
RM123 0x4 1/32W 5%

ARRAY

1
2
3
4

ARRAY

1
2
3
4

Reserved for JP model

5VSUS

R95

1K 1/16W 5%

5

6

8
7
6
5

8
7
6
5

8
7
6
5

8
7
6
5

※※

R94

5.6K 1/16W 5%

AUDIOGND

※MICAMP,SPKTELはAUDIOGNDでガードし、なおかつAUDIOGNDのベ ^パターンで上下を覆うこと

版 年 月日設計 調査 承認 変 更 内

設計

6

7

CM1
47pFx4 50V

1

8

R92 27K 1/16W 5%

1 2

7

8

CM2
47pFx4 50V

1

2

3

2

3

45

6

7

8

45

6

7

MICAMP 52

9

GND1

FG1

FG2

GND1

PDC1:TCH-T
PDC2:TCH-F
PDC3:TCH-CLK
PDC4:UPMS
PDC5:DWMS
PDC6:TCH-R
PDC10:ADP

CN15

1

2

3

4

5

6

7

8

9

PDC CN

ٛ

名

ANISE-E2 04

称

図

C1CP051300-X4

番

容

承認調査

富士通株式会社

8

9

ﾍﾟ

|

14 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

PCMVPP0 PCMVCC0

PCMVPP0 PCMVCC0

A A

CN16-1

1

2

3

4

5

6

B B

C C

D D

E E

PCMCIA CN

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

34

12

0.1uF 10V

C119

F F

JDA3

JDA4

JDA5

JDA6

JDA7

JAA10

JAA11

JAA9

JAA8

JAA13

JAA14

JAA16

JAA15

JAA12

JAA7

JAA6

JAA5

JAA4

JAA3

JAA2

JAA1

JDA0

JDA1

JDA2

12

0.1uF 10V

C120

JAA0

12

C121 2.2uF 16V

JDA[0:15] 45

JAA[0:25] 43,45

JCE1A# 44,45

JOEA# 45

JWEA# 45

JBSYA# 45,57

JWPA 43,44,45

CN16-2

PCMCIA CN

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

65

66

67

68

FG1

FG2

JDA11

JDA12

JDA13

JDA14

JDA15

JAA17

JAA18

JAA19

JAA20

JAA21

JAA22

JAA23

JAA24

JAA25

JDA8

JDA9

JDA10

JDA[0:15] 45

JCD1A# 45

JAA[0:25] 43,45

JCE2A# 44,45

JVS1A# 45

JIORDA# 45

JIOWRA# 45

JVS2A# 45

JRSTA 45

JWAITA# 45

JINPACKA# 43,45

JREGA# 45

JBVD2A 43,45

JBVD1A 45

JCD2A# 45

GND1

GND1

名

ANISE-E2 04

G G

PCMCIA SLOT

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

15 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

**TP5-TP14はCeleron CPU M6 接続先PAD直裏付近、実装のこと。

TP5
TDO

TP7
TDI

TP9

5VMAIN

B B

5VMAIN

R97 100K 1/16W 5%

SA[0:18]24,51,56,58,59

C C

SD[0:7]24,51,56,58,59,60

008XIN#56
0080W#56

D D

SA4
SA5
SA6
SA7
SA8
SA9

SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7

GND1

CN17

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20

DEBUG CN

TRST#

TP11
TMS

TP13
TCK

TP8
PREQ#

TP12
CPURSTITP#

TP14
PRDY#

PRDY# 18

CPURST# 18,23,27

PREQ# 18,22

TCK 18,22

TMS 18,22

TRST# 18,22
TDI 18,22
TDO 18

E E

本ページ記載のコネクタはデバッグの為のものである。
なるべくコネクタの配置は、基板端にすること。
もし実装上困難であれば、上記コネクタの形状変更を検討しま
すので、別途相談願います。

F F

名

ANISE-E2 04

G G

DEBUG CN

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

16 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

CPU TEMP. MONITOR

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

17 81

ｼﾞ

提出先

1

A A

HD#[0:63]23

B B

C C

D D

PLLVCC

12

E E

R706 1.5K 1/16W 0.5%

12

R708 1K 1/16W 0.5%

F F

G G

12

GLO/HI#22,27

VIDC0
VIDC1
VIDC2
VIDC3
VIDC4

12

1.5K 1/16W 0.5%

R707

12

0.1uF 10V

C728

R709 1.5K 1/16W 0.5%

GND1

12

0.1uF 10V

C729

12

R710 56ohm 1/16W 0.5%

Coppermine

1

2

HD#0
HD#1
HD#2
HD#3
HD#4
HD#5
HD#6
HD#7
HD#8
HD#9
HD#10
HD#11
HD#12
HD#13
HD#14
HD#15
HD#16
HD#17
HD#18
HD#19
HD#20
HD#21
HD#22
HD#23
HD#24
HD#25
HD#26
HD#27
HD#28
HD#29
HD#30
HD#31
HD#32
HD#33
HD#34
HD#35
HD#36
HD#37
HD#38
HD#39
HD#40
HD#41
HD#42
HD#43
HD#44
HD#45
HD#46
HD#47
HD#48
HD#49
HD#50
HD#51
HD#52
HD#53
HD#54
HD#55
HD#56
HD#57
HD#58
HD#59
HD#60
HD#61
HD#62
HD#63

2

D20
D21
H18

E20
H19
E21

H21

G20
P18
G21
K18
K21

M18

R19
K19

M19

U18
R18

AA9

AD18

AB19

AD19

AD2
AD3
AD4
AC4

AB4

D10
D11

C10
B11
C12
B13
A14
B12
E12
B16
A13
D13
D15
D12
B14
E14
C13
A19
B17
A18
C17
D17
C18
B19
D18
B20
A20
B21
D19
C21
E18
C20
F19

F18
J18
F21

J20

L18

L21

T20
J21
L20

C7
C8
B9
A9

P2

R2

M6A

D0#
D1#
D2#
D3#
D4#
D5#
D6#
D7#
D8#
D9#
D10#
D11#
D12#
D13#
D14#
D15#
D16#
D17#
D18#
D19#
D20#
D21#
D22#
D23#
D24#
D25#
D26#
D27#
D28#
D29#
D30#
D31#
D32#
D33#
D34#
D35#
D36#
D37#
D38#
D39#
D40#
D41#
D42#
D43#
D44#
D45#
D46#
D47#
D48#
D49#
D50#
D51#
D52#
D53#
D54#
D55#
D56#
D57#
D58#
D59#
D60#
D61#
D62#
D63#

CLKREF

CMOSREF
CMOSREF

GHI#

RSVD

RTTIMPEDP

VID0
VID1
VID2
VID3
VID4

Mobile Pentium III

3

A3#
A4#
A5#
A6#
A7#
A8#

A9#
A10#
A11#
A12#
A13#
A14#
A15#
A16#
A17#
A18#
A19#
A20#
A21#
A22#
A23#
A24#
A25#
A26#
A27#
A28#
A29#
A30#
A31#
A32#
A33#
A34#
A35#

DEP0#
DEP1#
DEP2#
DEP3#
DEP4#
DEP5#
DEP6#
DEP7#

FERR#

BREQ0#

HITM#

HIT#

AP0#
AP1#

LOCK#

PRDY#

PICD0
PICD1

ADS#

3

L3
K3
J2
L4
L1
K5
K1
J1
J3
K4
G1
H1
E4
F1
F4
F2
E1
C4
D3
D1
E2
D5
D4
C3
C1
B3
A3
B2
C2
A4
A5
B4
C5

V20
T21
U21
R21
V18
P21
P20
U19

AC12

C6
Y4

V1

AB1
Y2
R1
W20
AB21
Y20
AB2

HA#3
HA#4
HA#5
HA#6
HA#7
HA#8
HA#9
HA#10
HA#11
HA#12
HA#13
HA#14
HA#15
HA#16
HA#17
HA#18
HA#19
HA#20
HA#21
HA#22
HA#23
HA#24
HA#25
HA#26
HA#27
HA#28
HA#29
HA#30
HA#31

DEP#0
DEP#1
DEP#2
DEP#3
DEP#4
DEP#5
DEP#6
DEP#7

4

HA#[3:35] 23

CPURST#16,23,27
GINIT#22,27
GSMI#22,27

DEP#[0:7]

FERR# 22

BREQ#0 23
HITM# 23

HIT# 23

HLOCK# 23
PRDY# 16
PICD0 22
PICD1 22
ADS# 23

CPUBUSVCC

R726

56ohm 1/16W 0.5%

RESERVE

TP59 AP0

AP1

TP60

5

12

GND1

A20M#22,23
GINTR22,27
GNMI22,27
IGNNE#22,23
FLUSH#22

12

12

100pF 25V

C127

GND1 GND1 GND1

CPUBUSVCC

12

R105 1K 1/16W 5%

R107

r 0 1005

1 2

GND1

100pF 25V

C128

1 2

C753 100pF 25V

1 2

C754 100pF 25V

1 2

C755 100pF 25V

1 2

C756 100pF 25V

1 2

C757 100pF 25V

12

100pF 25V

C129

0 1005

R705

1 2

R106

*CPU
PAD裏面に最短距離で配置、配線のこと。

下図はGTL+系信号の配線トポロジーである。

CPU(Coppermine)
M6

CPU(Coppermine)からCHIPSET(Banister)への信号線は上記の条件
を厳守すること。
注意：最低50.8mmの基準は厳しい為、不可能な場合は設計元に連絡のこと。
・50.8mmを実施する為にﾗｰﾒﾝﾊﾟﾀｰﾝになるのは避けること。
・CPU-ﾁｯﾌﾟｾｯﾄ間は、非貫通ｽﾙﾎｰﾙ領域で配線のこと。（内層は
基本的に避ける）

4

50.8-110mm

5

CHIPSET
(BANISTER)M8

6

RS#023
RS#123
RS#223

TP55
RSP#

GSTPCLK#22,27

DEFER#23
PICCLK22
BPRI#23
PREQ#16,22
PWGDCPU11
SLP#22

12

110 1/16W 0.5%

6

7

AD10
AB18
AC19
AC13

AC9

AA10
AB10

AA2

AC11

AA18

AB20

AB12

AA14

AA11
AD14
AD13

AA16

AA12
AB15

AD17

AD20

AA17

M3

A6

U1

W1

Y1

U3

U4

V5

U2

Y5
N5

H4

G4

HCLKCPU47

TP57

THERMDA

TRST#16,22
HTRDY#23
TCK16,22
TMS16,22
TDI16,22

TESTHI22
TESTLO122
TESTLO222

TP61
TP_AD20
TP62
TP_H4
TP63
TP_AA17
TP64
TP_G4

版 年 月日設計 調査 承認 変 更 内

設計

7

M6B

BCLK

A20M#
INTR/LINT0
NMI/LINT1
IGNNE#
FLUSH#
RESET#
INIT#
SMI#

RS0#
RS1#
RS2#
RSP#

STPCLK#
DEFER#
PICCLK
BPRI#
PREQ#
PWRGOOD
SLP#

TRST#
TRDY#
TCK
TMS
TDI

EDGECTRLP

BSEL0
BSEL1

TESTHI
TESTLO1
TESTLO2
TESTP
TESTP
TESTP
TESTP

Mobile Pentium III

8

AD9

IERR#

AA1

AERR#

E6

BERR#

V21

BINIT#

T4

BNR#

W21

BPM0#

W19

BPM1#

AA21

BP2#

Y21

BP3#

AA3

DBSY#

T1

DRDY#

REQ0#
REQ1#
REQ2#
REQ3#
REQ4#

RP#

THERMDCTHERMDA

TDO

NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC

容

承認調査

T2
V4
V2
W3
W5

W2

AB16AA15

AC15

A15
A16
A17
C14
D8
D14
D16
E15
G2
G5
G18
H3
H5
J5
M4
M5
P3
P4
AA5
AA19
AC3
AC17
AC20
AD15

HREQ#0
HREQ#1
HREQ#2
HREQ#3
HREQ#4

TDO 16

名

称

図

番

富士通株式会社

C1CP051300-X4

8

9

TP15 IERR#

BNR# 23

BPM#0
BPM#1
BP#2
BP#3

DBSY# 23
DRDY# 23
HREQ#[0:4] 23

TP56

RP#

TP58

THERMDC

ANISE-E2 04

ﾍﾟ

|

ｼﾞ

9

TP52
AERR#

TP53
BERR#
TP54
BINIT#

提出先

18 81

1

A A

B B

注意：CPUの４隅に近い部分のVREF端子よりｽﾙﾎｰﾙにてｺﾝﾃﾞﾝｻに
接続する。
GND1側にもｽﾙﾎｰﾙ必須

C C

注意：CPU.(P1)端子は、0.4mm幅にてCPUCOREVCC電源ﾌﾟﾚｰﾝ
に接続すること。
CPU(P1)端子の直裏にC999を搭載すること B
※本信号は、CPU内部Core CLKﾊﾞｯﾌｧ電源の為、重 v

D D

注）・C132,L1は、CPUに最短距離で、通常の信号線の3倍の太さにて
接続すること。（C132,L1の下にはｸﾛｽﾄｰｸ防止の為、他信号線を

E E

配置しないこと）
　　・C130,C131,R108,R109は、CPUに最短距離で配線すること。
VREF_GTLは、アナログ信号の為、Banisterまでの配線は
　　　GND1によるガードパターンを両サイドﾞ、上下層にて必要とする。

F F

G G

Coppermine

1

2

VREF_GTL

CPUCOREVCC

ٛ

2

3

CPUBUSVCC

12

R108

1K 1/16W 0.5%

R109 2K 1/16W 0.5%

GND1

CPUBUSVCC

12

R711

1 2

0 1/16W 5%

1 2

C927 0.1uF 10V

C928 0.1uF 10V

L3

1 2

4.7uH(NLC322522T-4R7M)

1 2

1 2

C130 0.1uF 10V

ٛ

1 2

C999 r0.1uF 10V

GND1

3

1 2

C131 0.1uF 10V

4

12

+

C132
47uF 6.3V

4

1 2

C943

0.1uF 10V

E16
E17

F17

Y17
Y18

G10
G11
G12
G13
G14
G15
G16
G17

H17

K17

L17

M17

N17

P17

R17

T17

U17

V10
V11
V12
V13
V14
V15
V16
V17

W10
W11
W12
W13
W14
W15
W16
W17

AA6
AA7
AA8
AB6
AB7
AB8
AC6
AC7
AC8
AD6
AD7
AD8

L2

E5

F5

U5

M2

G6
G7
G8
G9

H6

J6

J17

K6

L6

M6

N6

P1
P6

R6

T6

U6

V6
V7
V8
V9

W6
W7
W8
W9

Y6
Y7
Y8

5

M6C

PLL1

VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF

PLL2

VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT

5

Mobile Pentium III

VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC

H8
H10
H12
H14
H16
J7
J9
J11
J13
J15
K8
K10
K12
K14
K16
L7
L9
L11
L13
L15
M8
M10
M12
M14
M16
N7
N9
N11
N13
N15
P8
P10
P12
P14
P16
R7
R9
R11
R13
R15
T8
T10
T12
T14
T16
U7
U9
U11
U13
U15

6

CPUCOREVCC

版 年 月日設計 調査 承認 変 更 内

設計

6

7

M6D

A2

VSS

A7

VSS

A8

VSS

A12

VSS

A21

VSS

B1

VSS

B5

VSS

B6

VSS

B7

VSS

B8

VSS

B10

VSS

B15

VSS

B18

VSS

C9

VSS

C11

VSS

C15

VSS

C16

VSS

C19

VSS

D2

VSS

D6

VSS

D7

VSS

D9

VSS

E3

VSS

E7

VSS

E8

VSS

E9

VSS

E10

VSS

E11

VSS

E13

VSS

E19

VSS

F3

VSS

F6

VSS

F7

VSS

F8

VSS

F9

VSS

F10

VSS

F11

VSS

F12

VSS

F13

VSS

F14

VSS

F15

VSS

F16

VSS

F20

VSS

G3

VSS

G19

VSS

H2

VSS

H7

VSS

H9

VSS

H11

VSS

H13

VSS

H15

VSS

H20

VSS

J4

VSS

J8

VSS

J10

VSS

J12

VSS

J14

VSS

J16

VSS

J19

VSS

K2

VSS

K7

VSS

K9

VSS

K11

VSS

K13

VSS

K15

VSS

K20

VSS

L5

VSS

L8

VSS

L10

VSS

L12

VSS

L14

VSS

L16

VSS

L19

VSS

M7

VSS

M9

VSS

M11

VSS

M13

VSS

M15

VSS

M20

VSS

Mobile Pentium III

7

8

N2

VSS

N3

VSS

N4

VSS

N8

VSS

N10

VSS

N12

VSS

N14

VSS

N16

VSS

N18

VSS

N19

VSS

N20

VSS

P5

VSS

P7

VSS

P9

VSS

P11

VSS

P13

VSS

P15

VSS

P19

VSS

R3

VSS

R4

VSS

R5

VSS

R8

VSS

R10

VSS

R12

VSS

R14

VSS

R16

VSS

R20

VSS

T3

VSS

T5

VSS

T7

VSS

T9

VSS

T11

VSS

T13

VSS

T15

VSS

T18

VSS

T19

VSS

U8

VSS

U10

VSS

U12

VSS

U14

VSS

U16

VSS

U20

VSS

V3

VSS

V19

VSS

W4

VSS

W18

VSS

Y3

VSS

Y9

VSS

Y10

VSS

Y11

VSS

Y12

VSS

Y13

VSS

Y14

VSS

Y15

VSS

Y16

VSS

Y19

VSS

AA4

VSS

AA13

VSS

AA20

VSS

AB3

VSS

AB5

VSS

AB9

VSS

AB11

VSS

AB13

VSS

AB14

VSS

AB17

VSS

AC1

VSS

AC2

VSS

AC5

VSS

AC10

VSS

AC14

VSS

AC16

VSS

AC18

VSS

AC21

VSS

AD1

VSS

AD5

VSS

AD16

VSS

AD21

VSS

名

称

図

C1CP051300-X4

番

容

承認調査

富士通株式会社

8

9

GND1GND1

ANISE-E2 04

ﾍﾟ

|

ｼﾞ

9

提出先

19 81

1

が必須。

電源と接続のこと。　各ﾓｼﾞｭｰﾙの端子は２端子に１個は貫通ｽﾙﾎｰﾙ

注意：これらのﾊﾟｽｺﾝはCPUの直下に搭載し、ｽﾙﾎｰﾙでCPUの e

A A

Cuppermine

45

678

0.1uFx4 16V
CM4

B B

123

2

45

678

0.1uFx4 16V
CM5

12

C791

0.1uF 10V

123

12

45

678

0.1uFx4 16V
CM6

12

C792

0.1uF 10V

123

C793

0.1uF 10V

45

678

0.1uFx4 16V
CM7

12

C794

3

123

0.1uF 10V

45

678

0.1uFx4 16V
CM8

123

ٛ

45

678

0.1uFx4 16V
CM9

123

4

45

678

0.1uFx4 16V
CM10

123

45

678

0.1uFx4 16V
CM11

45

678

0.1uFx4 16V
CM12

123

CPUCOREVCC

123

GND1

5

CPUCOREVCC

12

C147

C162

1 2

10uF 10V

10uF 10V

GND1

6

7

8

9

C C

注意：CPUBUSVCCは電源の為、貫通にてCPU裏面のｺﾝﾃﾞﾝｻﾓｼﾞｭｰﾙと接続すること。
各ﾓｼﾞｭｰﾙの端子は２端子に２個は貫通ｽﾙﾎｰﾙが必 v
CPUBUVCCはCPU搭載面層での表層でもPAD-PAD間を接 ｱ
することによる強化を実施CM13については、CPU横　表層にて
CPUVCCT強化ﾊﾟﾀｰﾝとｽﾙﾎｰﾙ無しで直接接続すること B

123

45

D D

678

0.1uFx4 16V
CM13

45

678

0.1uFx4 16V
CM14

123

45

678

0.1uFx4 16V
CM15

123

45

0.1uFx4 16V
CM16

678

123

ٛ

ٛ

ٛ

45

678

0.1uFx4 16V
CM17

CPUBUSVCC

123

12

C795

12

0.1uF 10V

C796

0.1uF 10V

12

12

C797

C783

0.1uF 10V

0.1uF 10V

GND1

E E

F F

名

ANISE-E2 04

G G

PassCon for Celeron

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

20 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

HOST Signals Pullups

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

21 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

12

12

12

12

12

12

12

12

12

CPUBUSVCC

3VMAINCPUBUSVCC

R124

1

1.5K 1/16W 5%

1 2

Q4

2SC2412K

2 3

BFERR# 23

12

R126

1K 1/16W 5%

FERR#18

R114

A20M#18,23

FERR#18

FLUSH#18

B B

IGNNE#18,23

GINTR18,27

GNMI18,27

SLP#18

C C

GSMI#18,27

GSTPCLK#18,27

GINIT#18,27

D D

PREQ#16,18

GLO/HI#18,27

1 2

1.5K 1/16W 5%

R115

1.5K 1/16W 5%

R117

1.5K 1/16W 5%
R118

1.5K 1/16W 5%

R120

1.5K 1/16W 5%

R121

1 2

1.5K 1/16W 5%

R122

1.5K 1/16W 5%

R123

220 1/16W 5%

R125

2 1

680 1/16W 5%

R127

1K 1/16W 5%

R129

1.5K 1/16W 5%

R765

r1.5K 1/16W 5%

Reserved

E E

R133

5

1 2

1K 1/16W 5%

R136

1 2

1K 1/16W 5%

R139

1 2

1K 1/16W 5%

TCK16,18

TMS16,18

TDI16,18

TRST#16,18

GND1

版 年 月日設計 調査 承認 変 更 内

設計

6

PICD018

CPUBUSVCC

PICD118

F F

R140

TESTHI18

TESTLO118

TESTLO218

G G

1.5K 1/16W 5%

R142

1K 1/16W 5%

R135

1 2

1K 1/16W 5%

12

12

GND1

PICCLK18

重要:
本ページ記載の抵抗については、特に記載が無い限り、CPUの
間近に配置・配線すること。

SideBand Signals Pull Up

1

2

3

4

R134

1 2

1K 1/16W 5%

R137

1 2

1K 1/16W 5%

R138

1 2

1K 1/16W 5%

R141

12

1K 1/16W 5%

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

番

容

7

承認調査

8

富士通株式会社

9

ﾍﾟ

|

22 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

M8A

HCLKIN

A#3
A#4
A#5
A#6
A#7
A#8
A#9
A#10
A#11
A#12
A#13
A#14
A#15
A#16
A#17
A#18
A#19
A#20
A#21
A#22
A#23
A#24
A#25
A#26
A#27
A#28
A#29
A#30
A#31

HREQ#0
HREQ#1
HREQ#2
HREQ#3
HREQ#4

BANISTER

R23
N22
R25

N24

M24
M23
M22

N26

N25

M25

M26

H23
N23

U25

J24

P25

P22

T25
P23

P26

L22
L26
J21

K23
L23

K22
L25

J23

L24
K26
K25

T26
T23
T22
V25

A A

HA#[3:35]18

B B

C C

HREQ#[0:4]18

HCLKBANI47

HA#3
HA#4
HA#5
HA#6
HA#7
HA#8
HA#9
HA#10
HA#11
HA#12
HA#13
HA#14
HA#15
HA#16
HA#17
HA#18
HA#19
HA#20
HA#21
HA#22
HA#23
HA#24
HA#25
HA#26
HA#27
HA#28
HA#29

HA#31

HREQ#0
HREQ#1
HREQ#2
HREQ#3
HREQ#4

D D

ADS#18
DRDY#18
DBSY#18
HIT#18
HITM#18

RS#018

E E

RS#118
RS#218

HLOCK#18
HTRDY#18

BFERR#22
KBINIT#58
KBA20G58

V26
U22
U21

V23
U26

W26

V24

V21

U23

T24

ADS#
DRDY#
DBSY#
HIT#
HITM#

RS#0
RS#1
RS#2

HLOCK#
HTRDY#

B1

FERR#

D4

RCIN#

C4

A20GATE

F F

12

GND1

C758
r 100pF 25V

RESERVE

BANISTER

CPURST#

HD#0
HD#1
HD#2
HD#3
HD#4
HD#5
HD#6
HD#7
HD#8

HD#9
HD#10
HD#11
HD#12
HD#13
HD#14
HD#15
HD#16
HD#17
HD#18
HD#19
HD#20
HD#21
HD#22
HD#23
HD#24
HD#25
HD#26
HD#27
HD#28
HD#29
HD#30
HD#31
HD#32
HD#33
HD#34
HD#35
HD#36
HD#37
HD#38
HD#39
HD#40
HD#41
HD#42
HD#43
HD#44
HD#45
HD#46
HD#47
HD#48
HD#49
HD#50
HD#51
HD#52
HD#53
HD#54
HD#55
HD#56
HD#57
HD#58
HD#59
HD#60
HD#61
HD#62
HD#63

BNR#

DEFER#

BPRI#

BREQ0#

IGNNE#

INIT#

INTR

A20M#

SMI#

STPCLK#

NMI

J26

G24
G26
E26
D24
H26
F25
J25
E25
H21
J22
G25
F23
G23
C25
F26
H25
B25
F24
D25
D26
D23
C24
G22
H22
B24
E22
C26
C23
A23
A25
E23
B26
E21
B23
C21
A24
B22
D21
F19
D22
C17
B20
A21
B21
D20
D19
E20
F18
E19
C20
E16
A22
C18
A20
E17
D18
D17
B19
A19
E18
B18
F17
A18
D16

R26
R22
R24
W25

A2
B2
B3
A3
B4
C2
E3

CPURST# 16,18,27

HD#0
HD#1
HD#2
HD#3
HD#4
HD#5
HD#6
HD#7
HD#8
HD#9
HD#10
HD#11
HD#12
HD#13
HD#14
HD#15
HD#16
HD#17
HD#18
HD#19
HD#20
HD#21
HD#22
HD#23
HD#24
HD#25
HD#26
HD#27
HD#28HA#30
HD#29
HD#30
HD#31
HD#32
HD#33
HD#34
HD#35
HD#36
HD#37
HD#38
HD#39
HD#40
HD#41
HD#42
HD#43
HD#44
HD#45
HD#46
HD#47
HD#48
HD#49
HD#50
HD#51
HD#52
HD#53
HD#54
HD#55
HD#56
HD#57
HD#58
HD#59
HD#60
HD#61
HD#62
HD#63

HD#[0:63] 18

BNR# 18
DEFER# 18
BPRI# 18
BREQ#0 18

IGNNE# 18,22
CPUINIT# 27
INTR 27
NMI 27
A20M# 18,22
SMI# 27
STPCLK# 27

BMD[0:63]31

PDD[0:15]6,35

PDDREQ6
PIORDY6

G G

BANISTER -1

1

2

3

4

5

DCLKIN32

BMD0
BMD1
BMD2
BMD3
BMD4
BMD5
BMD6
BMD7
BMD8
BMD9
BMD10
BMD11
BMD12
BMD13
BMD14
BMD15
BMD16
BMD17
BMD18
BMD19
BMD20
BMD21
BMD22
BMD23
BMD24
BMD25
BMD26
BMD27
BMD28
BMD29
BMD30
BMD31
BMD32
BMD33
BMD34
BMD35
BMD36
BMD37
BMD38
BMD39
BMD40
BMD41
BMD42
BMD43
BMD44
BMD45
BMD46
BMD47
BMD48
BMD49
BMD50
BMD51
BMD52
BMD53
BMD54
BMD55
BMD56
BMD57
BMD58
BMD59
BMD60
BMD61
BMD62
BMD63

PDD0
PDD1
PDD2
PDD3
PDD4
PDD5
PDD6
PDD7
PDD8
PDD9
PDD10
PDD11
PDD12
PDD13
PDD14
PDD15

6

M8B

AB25

AE9

AF9
AF10
AE10

AD9
AC10
AE11
AF11
AF12
AF13
AE12
AD15
AE13
AF14
AF15
AE14
AB20
AC21
AB22
AB21

AA22
AC23
AC22
AB23
AA23

W22

W21

W23

W24

AC9
AB10
AC11
AB11
AC12
AD11
AB12
AD13
AB14
AC13
AD12
AC14
AB15
AB16
AC15
AD17
AE23
AE24
AF23
AF24
AE25
AD23
AE26
AF25
AB26
AA26
AA25
AB24

AA7

AE6

AD5

AD8

AE5

AC7

AB8

AA8

AB9
AA10

AC8

AE7

AA9

AF7

AE8

AC6

AF5

AA5

Y21

Y22

Y23

Y24
Y25
Y26
V22

BANISTER

DCLK

MD0
MD1
MD2
MD3
MD4
MD5
MD6
MD7
MD8
MD9
MD10
MD11
MD12
MD13
MD14
MD15
MD16
MD17
MD18
MD19
MD20
MD21
MD22
MD23
MD24
MD25
MD26
MD27
MD28
MD29
MD30
MD31
MD32
MD33
MD34
MD35
MD36
MD37
MD38
MD39
MD40
MD41
MD42
MD43
MD44
MD45
MD46
MD47
MD48
MD49
MD50
MD51
MD52
MD53
MD54
MD55
MD56
MD57
MD58
MD59
MD60
MD61
MD62
MD63

PDD0
PDD1
PDD2
PDD3
PDD4
PDD5
PDD6
PDD7
PDD8
PDD9
PDD10
PDD11
PDD12
PDD13
PDD14
PDD15

PDDRQ
PIORDY

BANISTER

版 年 月日設計 調査 承認 変 更 内

設計

PDDACK#

SPKR/GPIO14

7

DCLKO

CS#0
CS#1
CS#2
CS#3

DQM0
DQM1
DQM2
DQM3
DQM4
DQM5
DQM6
DQM7

CKE#0
CKE#1
CKE#2
CKE#3

SRAS#
SCAS#

MA#0
MA#1
MA#2
MA#3
MA#4
MA#5
MA#6
MA#7
MA#8
MA#9

MA10
MA#11
MA#12

MA13

WE#

PDCS1#
PDCS3#

PDA0

PDA1

PDA2

PDIOR#

PDIOW#

AC24

AF19
AE17
AD19
AC16

AD16
AF16
AD25
AC25
AE15
AF17
AD26
AC26

AA18
AB17
AB19
AC20

AE16
AF18

AE18
AC17
AC19
AE19
AC18
AB18
AD20
AE20
AF20
AE21
AE22
AD21
AF21
AF22

AA19

AB6
AC5

AF8
AA6
AD7

AB5
AF6
AB7

P1

R712 22 1/16W 5%

1 2

BCS#0
BCS#1
BCS#2
BCS#3

BDQM0
BDQM1
BDQM2
BDQM3
BDQM4
BDQM5
BDQM6
BDQM7

BCKE0
BCKE1
BCKE2
BCKE3

BSRAS# 31
BSCAS# 31

BMA0
BMA1
BMA2
BMA3
BMA4
BMA5
BMA6
BMA7
BMA8
BMA9
BMA10
BMA11
BMA12
BMA13

BWE# 31

PDCS1# 6
PDCS3# 6 PDA[0:2] 6

PDA0
PDA1
PDA2

PDDACK# 6,35
PDIOR# 6
PDIOW# 6

SPKSYS 56

名

称

図

C1CP051300-X4

番

容

承認調査

富士通株式会社

8

DCLKO 32

BCS#[0:3] 31

BDQM[0:7] 31

BCKE[0:3] 31

BMA[0:13] 26,31

ANISE-E2 04

ﾍﾟ

|

ｼﾞ

9

提出先

23 81

1

PCLKBANI47

A A

B B

PCIREQ#[0:3]34,39,41,44

C/BE#[0:3]14,39,44

DEVSEL#14,34,39,44
FRAME#14,34,39,44
IRDY#14,34,39,44
TRDY#14,34,39,44
STOP#14,34,39,44
PAR14,39,44
PCILOCK#34
SERR#14,34,44
PME#14,44,56
CLKRUN#14,34,39,44

PCIINT#[0:3]14,34,39,44,57

C C

SMBCNT049

BAC_BCLK

BAC_SDIN
BAC_SDIN2

D D

SERIRQ34,44

IRQ146,35,60

14MBANI47

USBCLK47

E E

X1

32.768kHz

1 4

12

C202

F F

8pF 25V

1 2

GND1 GND1

G G

GND1

BANISTER -2

1

PCIINT#0
PCIINT#1
PCIINT#2
PCIINT#3

PCIREQ#0
PCIREQ#1
PCIREQ#2

PCIREQ#3

R149

0 1005

C203

10pF 25V

3VSTD

2

12

2

C/BE#0
C/BE#1
C/BE#2
C/BE#3

12

X2

8
7
6
5

M8C

A15

PCICLK

B6

C/BE#0

B10

C/BE#1

A13

C/BE#2

D13

C/BE#3

E8

DEVSEL#

A12

FRAME#

D9

IRDY#

F10

TRDY#

F9

STOP#

B12

PAR

F8

PLOCK#

D8

SERR#

F1

PME#/GPIO0

B17

CLKRUN#

D5

PIRQ#A

E5

PIRQ#B

C6

PIRQ#C/GPIO22

E6

PIRQ#D/GPIO23

D15

PREQ#0

A14

PREQ#1

E14

PREQ#2

A4

PREQ3#/GPIO29

D6

REQA#/GPIO2

C1

AC_BIT_CLK

D2

AC_DATA_IN0

E1

AC_DATA_IN1

F6

SERIRQ/GPIO7

F5

IRQ14

AB4

OSC

N1

CLK48

M1

RTCX1

R150

10M 1/16W 5%

M3

RTCX2

RM35

ARRAY

10Kx4 1/32W 5%

BANISTER

1
2
3
4

3

BANISTER

SMBALERT# 4
BANIGPIO17
ACMDMINST# 14
LO/HI# 27

3

AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8

AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31

PCIRST#

PGNT#0
PGNT#1
PGNT#2

PGNT3#/GPIO30

GNTA#/GPIO3

AC_RST#

AC_SYNC

AC_SDATA_OUT

BAC_BCLK

BAC_SYNC
BAC_SDIN

BAC_SDOUT0

D7
A5
B8
E7
B7
A9
A6
A7
A8
B9
C8
D10
E9
A11
A10
B11
C9
D11
E10
C10
B14
C12
E13
D12
C11
A16
B15
C13
A17
B16
B13
C15

E12

E15
C16
D14

B5

C5

F2

D1
G5

BAC_SDIN2

AC_RST#52

BAC_SDIN2

AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8

AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31

PCIGNT#0

PCIGNT#1

PCIGNT#2

PCIGNT#3

GND1

12

C204
r 22pF 25V

4

SMBCNT1

AC_RST# 52

BAC_SYNC
BAC_SDOUT0

RESERVE

4

AD[0:31] 14,39,44,49

RSMRST#4,61

PWROK57,65

PCIGNT#[0:3] 14,34,39,44

R151

12

10K 1/16W 5%

R930

12

10 1/16W 5%
RM135

ARRAY

1
2
3
4

RM34

1
2
3
4

8
7
6
5

r22x4 1/32W 5%

Reserved for AC-Link MODEM

ARRAY

8
7
6
5

22x4 1/32W 5%

1M 1/16W 5%

R146

GND1

RESERVE

GND1

r10 1/16W 5%

5

12

R147

1M 1/16W 5%

C201 r 0.1uF 10V

GND1 GND1

R929

5

12

12

1 2

12

2200pF 25V

C199

SD[0:7]16,51,56,58,59,60

12

R148

DREQ[0:3]34,51

IRQ[0:15]6,35,51,58,60

PDC5 14

PDC1 14
PDC2 14
PDC3 14

PDC4 14

AC_BCLK 52
AC_SYNC 52
AC_SDIN 52
AC_SDOUT 52

BKBCSCI259,65

2200pF 25V

C200

1 2

IOCHRDY34,51

PCIRST# 11,44,57

10K 1/16W 5%

MDMATCH#14

6

OVERCRNT0#10

OVERCRNT1#10

EXTSMI#56

LLB#61

BSRBTN#59

BLID59
BRIOUT#59

SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7

DREQ0
DREQ1
DREQ2
DREQ3

IRQ1
IRQ3
IRQ4
IRQ5
IRQ6
IRQ7

IRQ12

L1

M4

E2
H6
H3

M5

H2

M2

H4

J4 L3

R1

V5
V2
T2
R2
V6
V4
T3
T1

AE4

V1
U4
P5

AD2

Y3

AF3

W6

Y2

AE3

H5

AF2

版 年 月日設計 調査 承認 変 更 内

設計

6

7

M8D

BANISTER

OC#0

OC#1

EXTSMI#/GPIO24
THRM#/GPIO8
BATLOW#/GPIO11
RSMRST#
PWRBTN#
PWROK
LID/GPIO10
RI#/GPIO12 SUS_STAT#

IOCHRDY

SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7

DREQ0
DREQ1
DREQ2
DREQ3/GPIO27

IRQ1(KBC IRQ)
IRQ3
IRQ4
IRQ5
IRQ6
IRQ7
IRQ8#/GPIO6
IRQ12(MOUSE IRQ)

BANISTER

USBP0+

USBP0-

USBP1+

USBP1-

SMBDATA

SMBCLK

SUSA#
SUSB#
SUSC#

PCI_STP#

CPU_STP#

SUSCLK

GPIO1
GPIO4
GPIO5

GPIO9
GPIO13
GPIO15
GPIO17
GPIO18
GPIO20

ZEROWS#/GPIO21

IOR#

IOW#

MEMR#

MEMW#

RSTDRV

SA0
SA1
SA2
SA3
SA4
SA5
SA6
SA7
SA8

SA9
SA10
SA11
SA12
SA13
SA14
SA15
SA16
SA17
SA18

SYSCLK

DACK#0
DACK#1
DACK#2

DACK#3/GPIO28

KBCCS#/GPIO26

BIOSCS#

MCCS#/GPIO25

PCS#0/GPIO19
PCS#1/GPIO16

7

8

J1
L4
K2
L2

J2
J3

G3
G2
G1
E4
D3
H1

F4
J5
AF4
J6
R3
N5
K4
G4
K3
P2

Y4
U3
U1
U2
T4

SA0

AC1

SA1

AE1

SA2

AD1

SA3

AE2

SA4

AA2

SA5

AB2

SA6

AA3

SA7

AC4

SA8

AB3

SA9

W1

SA10

AA1

SA11

AC2

SA12

W5

SA13

AC3

SA14

W2

SA15

Y1

SA16

U6

SA17

W4

SA18

U5

V3

AA4
Y5
AB1
P4

AD4

TC

R5
R4
T5
N4
P3

容

USBP0+ 10
USBP0- 10
USBP1+ 10
USBP1- 10

BSMBDATA 12,32,41,49
BSMBCLK 12,32,41,49,59

BSUSA# 26
BSUSB# 26
BSUSC# 26
PCLKSTP# 47
CCLKSTP# 27
32KCLK 44,46,57,65

EXTSCI# 56
SMBALERT# 4
LO/HI# 27

LANATCH# 14
SMBCNT2 59
BANIGPIO17
KBCSCI 58,59
ACMDMINST# 14
PCICACT# 57

IOR# 34,51,56,58
IOW# 34,51,56,58
MEMR# 34,59
MEMW# 34,59
RSTDRV 34,51,56
SA[0:18] 16,51,56,58,59

DACK#0
DACK#1
DACK#2
DACK#3

承認調査

TP19

名

称

図

C1CP051300-X4

番

富士通株式会社

8

9

SUSTAT#

TP79
SUSTAT

SYSCLK

DACK#[0:3] 34,51

TC 51

KBCCS# 58
BIOSCS# 59
MCCS# 58
SIN1 51,60
ASICCS# 56

ANISE-E2 04

ﾍﾟ

|

ｼﾞ

9

3VSTD

R145

1 2

提出先

24 81

10K 1/16W 5%

1

3VSTD

2

3

4

5

6

7

8

9

RTCVCC

CPUBUSVCC

C784

4.7uF 10V

12

C785

2 1

0.1uF 10V

GND1

RTCVCCのパスコンはBANISTERの近くに配置すること。

USBG

1 2

12

GND1

1 2

12

GND1

C209

0.1uF 10V

C213

1000pF 25V

1000pF 25V

C217

C206

0.1uF 10V

1 2

3VSTD

1 2

C208

2.2uF 10V

3VSUS

12

0.1uF 10V

C214

1uF 10V

C211

12

C207

1000pF 25V

R153

0 1005

3VSUS

12

R155

1K 1/16W 5%

1 2

3VSUS5VSUS

21

D5

r RB521S-30

VREF_GTL

12

GND1

C205

0.1uF 10V

A A

B B

C C

D D

E E

F F

R152

1 2

1K 1/16W 5%

GND1

AA20
AA24

AD6
AD10
AD14
AD18
AD22

AF1
AF26

A26

C14
C19
C22
E24

F21
H24
K24
L12
L15
M11
M12
M13
M14
M15
M16

N12
N13
N14
N15
P12
P13
P14
P15
P24
R11
R12
R13
R14
R15
R16
T12
T15
U24

M8E

BANISTER

K5

TEST#

F22

GTLREF

K21

VTTA

F20

VTTB

N2

VCCRTC

K1

VSSUSB

A1

VSS1
VSS2

C7

VSS3
VSS4
VSS5
VSS6
VSS7

F3

VSS8
VSS9
VSS10
VSS11
VSS12
VSS13
VSS14
VSS15
VSS16
VSS17
VSS18
VSS19

N3

VSS20
VSS21
VSS22
VSS23
VSS24
VSS25
VSS26
VSS27
VSS28
VSS29
VSS30
VSS31
VSS32
VSS33
VSS34
VSS35
VSS36
VSS37
VSS38

W3

VSS39
VSS40
VSS41
VSS42
VSS43
VSS44
VSS45
VSS46
VSS47
VSS48

VCCUSB

VCC1
VCC2
VCC3
VCC4
VCC5
VCC6
VCC7
VCC8

VCC9
VCC10
VCC11
VCC12
VCC13
VCC14
VCC15
VCC16
VCC17
VCC18
VCC19
VCC20
VCC21
VCC22

VCCSUS

REFVCC

L5

C3
E11
G6
G21
L11
L13
L14
L16
N11
N16
P11
P16
T11
T13
T14
T16
Y6
AA17
AA21
AB13
AD3
AD24

K6

F7

BANISTER

G G

BANISTER -3

1

2

3

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

4

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

25 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

M8

1 2

C219

0.1uF 10V

C220

1 2

12

1 2

0.1uF 10V

C235

12

1000pF 25V

C221

0.1uF 10V

C236

1000pF 25V

C222

1 2

12

0.1uF 10V

C237

1000pF 25V

C223

1 2

C238

1 2

C224

1 2

0.1uF 10V

12

1000pF 25V

0.1uF 10V

C239

1000pF 25V

C225

12

12

12

0.1uF 10V

C240

12

1000pF 25V

C226

0.1uF 10V

C241

1000pF 25V

12

C787

4.7uF 10V

C242

1000pF 25V

GND1

BSUSA#24

3VSUS

BSUSB#24

BSUSC#24

2 1

SUSXMASK56

M86A

1

2

M86B

4

5

M86C

9

10

LV32A

LV32A

LV32A

3

6

8

SUSA# 47,60,74

SUSB# 32,41,43,54,57,77,80

SUSC# 11,59,74,76

GND1

3VSTD

14

VCC

GND

7

GND1

M86D

12

13

LV32A

M86E

LV32A

11

C786

2 1

4.7uF 10V

上記のコンデンサはBANISTERの各電源ピンの近くに均等に配置すること

BANISTER

D D

3VSUS

R721

10K 1/16W 5%

E E

BMA[0:13]23,31

BMA12

BMA10

BMA11

1 2

STRAPPING OPTIONS

SIGNAL

MA10

MA11

MA12

DESCRIPTION DEFAULT

Quick Start/Deep Sleep

IOQ depth =8

Host Frequenct Select Strap to High = 100MHz

PULL UP

PULL UP
PULL

DOWN

R162

r 10K 1/16W 5%

GND1

12

R161

RESERVE

r 10K 1/16W 5%

ٛ

12

F F

上記の抵抗はCHIPSET(BANISTER)の近傍に配置し ﾄください
MA13,9,7,1にはBANISTER内で内部PULL DOWNあり。

名

ANISE-E2 04

G G

Banister Strap Options

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

26 81

ｼﾞ

提出先

1

A A

B B

NMI23
INTR23
CPUINIT#23

SMI#23

STPCLK#23

CCLKSTP#24

LO/HI#24

C C

VR_ON11,41

R770 r0 1/16W

VGATE77

12

Geyserville

D D

12

R778

1K 1/16W 5%

1

CPURST#16,18,23

E E

3VMAIN

R766

4.7K 1/16W 5%

1 2

3VMAINCPUBUSVCC

2

D59

1SS400

R773

4.7K 1/16W 5%

1 2

Q73

2SC2412K

2 3

3

21

R772 0 1/16W

14MGEY47

X5

r14.31818MHz(RIVER)

Reserve
Reserve

C798

r33pF 25V

1 2

Reserve

GND1 GND1

Reserve

1 2

2200pF 25V

C944

GND1

Geyserville

12

12

C799

r27pF 25V

1 2

Reserve

3VSUS

4

R771

10k 1/16W 5%

Geyserville

R931
r1M 1/16W 5%

Reserve

R775
r100 1/16W 5%

Reserve

5

RM124 0x4 1/32W 5%

ARRAY

ARRAY

GND_3

GND_4

GND_5

C800

0.01uF 16V

Geyserville

C801

0.01uF 16V

Geyserville

1
2
3
4

1
2
3
4

CPU_STP_OUT#

12

12

G_INIT#

G_A20M#

G_IGNNE#

G_STPCLK#

G_SUSSTAT1#

CPUPWRGD

VRPWRGD

VRCHGNG#

VR_HI/LO#

LP_TRANS#

VCC3_1

VCC3_2

7

30

8
7
6
5

RM125 0x4 1/32W 5%

8
7
6
5

Geyserville

3VSUS

12

12

12

GND1

M90

20

NMI

16

INTR

22

INIT#

24

A20M#

21

IGNNE#

17

SMI#

23

STP_CLK#

19

SUSSTAT1#

13

CPU_STP_IN#

14

G_LO_HI#

15

VR_ON

29

VGATE

43

IGN_VGATE#

28

VR100/50#

44

PLL30/60#

41

CRESET#

26

CLK_IN_A

25

CLK_IN_B

45

CLKEN#

38

STB#

37

DIN

36

DOUT

Geyserville SCL

GND_1

GND_2

618314227

GND1

G_NMI

G_INTR

G_SMI#

LO/HI#

RSVD0
RSVD1
RSVD2
RSVD3

3VSUS

6

1
4
8
48
2
5

3
11
47

10

9
32

12
33
34

35
39
40
46

7

R768 0 1/16W

Geyserville

GND1

12

12

R774

10k 1/16W 5%

Non Geyserville

GNMI 18,22
GINTR 18,22
GINIT# 18,22

GSMI# 18,22

GSTPCLK# 18,22

8

R769 r1K 1/16W 5%

3VMAIN

1 2

Reserve

Geyserville

R776

4.7K 1/16W 5%

Geyserville

12

3VMAIN

12

1

R767

4.7K 1/16W 5%

Geyserville

32

Q72

r2SK3019

Geyserville
Reserve

GND1

R777

4.7K 1/16W 5%

Geyserville

1 2

9

STP_CPU# 47

GLO/HI# 18,22

VRCHGNG# 56
VR_HI/LO# 28,57

CPUPWRGD 11

VRPWRGD 11

F F

3VMAIN

R779 1.5K 1/16W 5%Geyserville

NMI23

INTR23

G G

1

2

3

CPUINIT#23

SMI#23

STPCLK#23

4

5

R780 1.5K 1/16W 5%Geyserville

R781 1K 1/16W 5%Geyserville

R782 1.5K 1/16W 5%Geyserville

R783 680 1/16W 5%Geyserville

1 2

1 2

1 2

1 2

名

ANISE-E2 04

称

図

C1CP051300-X4

21

6

版 年 月日設計 調査 承認 変 更 内

設計

容

7

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

27 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

V

VID4

【このページの部品について】
CPUCoreVccの電源に比較的近いところにおくこと(そんなに近くおく必要はない)

B B

0

0

0

0

0

0

R920 r0 1/16W

VIDC018

VIDC118

C C

VIDC218

VIDC318

VIDC418

VR_HI/LO#27,57

D D

1 2

R921 r0 1/16W

1 2

R922 r0 1/16W

1 2

R923 0 1/16W

1 2

R924 r0 1/16W

1 2

R789 r0 1/16W Reserve

1 2

R790 0 1/16W Geyserville

1 2

R791 r0 1/16W Reserve

12

R792 r0 1/16W Reserve

12

R793 0 1/16W Geyserville

1 2

GND1

M91

3
4

7
8

11
14

17
18

21
22

13

1

CBT3383PW

Geyserville

1A1
1A2

2A1
2A2

3A1
3A2

4A1
4A2

5A1
5A2

BX

BE#

1B1
1B2

2B1
2B2

3B1
3B2

4B1
4B2

5B1
5B2

VCC

GND

2
5

6
9

10
15

16
19

20
23

5VSUS

24

12

C802

12

0.1uF 16V

Geyserville

GND1

12

Reserve

R784 r0 1/16W

12

Reserve

R785 r0 1/16W

1 2

Reserve

R786 r0 1/16W

1 2

R787 r0 1/16W

VID0 77

VID1 77

VID2 77

VID3 77

VID4 77

12

Reserve

Reserve

R788 r0 1/16W

Reserved for non geyserville

GND1

0

0

0

0

0

00

01

0

→

0

0

1

1

1

1

1

1

1

1

→

1

1

E E

GND1

1

1

1

1

1

1

Celeron450 1.60V

PIII600LGV 1.35V - 1.10V

VID3

VID2

0

0

0

0

0

0

0

0

0

1

0

1

0

1

1

0

0

1

0

1

1

0

1

1

1

1

1

1

1

1

0

0

0

0

0

0

0

0

0

1

0

1

1

0

1

0

0

1

1

0

1

0

1

1

1

1

1

1

1

1

1

VID1

VID0

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

1

0

0

1

10

0

0

1

1

2.000

0

1.950

1

0

1.900

1.850

1

0

1.800

1

1.750

1.700

0

1

1.650

0

1.600

1

1.550

1.500

0

1

1.450

1.400

0

1

1.350

1.300

0

0(OFF)1

1.275

0

1.250

1

1.225

0

1

1.200

1.175

0

1

1.150

0

1.125

1

1.100

0

1.075

1.050

1

1.025

0

1.000

1

0

0.975

0.950

1

0

0.925

0(OFF)

1

F F

名

ANISE-E2 04

G G

VID CONTROL

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

28 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

29 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

30 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

・MA(BMA),MD(BMD),DQM(BDQM),CS(BCS),CKE(BCKE)
　SRAS#,SCAS#は他と平行にﾊﾟﾀｰﾝを走らせないこと。
　やむをえず走らせる場合は,間をGND1でｶﾞｰﾄﾞすること。

A A

BANISTER

DIMM
SLOT

SDRAM

このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可 \ このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能

BMD[0:63]23

BMD1
BMD0
BMD3
BMD2

ダンピング

B B

BMA

ARRAY

ARRAY

ARRAY

R170

33 1/16W 5%

R172

33 1/16W 5%

DIMM
SLOT

50mm以内

MA1

8

MA5

7

MA4

6

MA0

5

MA7

8

MA3

7

MA6

6

MA2

5

MA9

8

MA8

7

MA12

6

MA11

5

MA10

MA13

MA[0:13] 12

20mm以内

・MA,DQM,CS#,CKE,SRAS#,SCAS#,WE#のﾀﾞﾝﾋﾟﾝｸﾞ抵抗は
BANISTER側に配置すること。

C C

BMA[0:13]23,26

D D

E E

このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能

RM45

BMA1
BMA5
BMA4
BMA0

BMA7
BMA3
BMA6
BMA2

BMA9
BMA8
BMA12
BMA11

BMA10

BMA13

1
2
3
4

33x4 1/32W 5%

RM51

1
2
3
4

33x4 1/32W 5%

RM54

1
2
3
4

33x4 1/32W 5%

1 2

1 2

F F

BANISTER

BMD5
BMD4
BMD7
BMD6

BMD11
BMD10
BMD9
BMD8

BMD15
BMD14
BMD13
BMD12

BMD31
BMD18
BMD17
BMD16

BMD21
BMD20
BMD19
BMD30

BMD25
BMD24
BMD23
BMD22

BMD27
BMD29
BMD28
BMD26

ٛ

RM104

ARRAY

1
2
3
4

22x4 1/32W 5%

RM106

ARRAY

1
2
3
4

22x4 1/32W 5%

RM108

8
7
6
5

22x4 1/32W 5%

RM110

ARRAY

1
2
3
4

22x4 1/32W 5%

RM112

8
7
6
5

22x4 1/32W 5%

RM114

8
7
6
5

22x4 1/32W 5%

RM116

8
7
6
5

22x4 1/32W 5%

RM118

8
7
6
5

22x4 1/32W 5%

ARRAY

ARRAY

ARRAY

ARRAY

ARRAY

RM105

MD1

8

MD0

7

MD3

6

MD2

5

MD5

8

MD4

7

MD7

6

MD6

5

MD11

1

MD10

2

MD9

3

MD8

4

MD15

8

MD14

7

MD13

6

MD12

5

MD31

1

MD18

2

MD17

3

MD16

4

MD21

1

MD20

2

MD19

3

MD30

4

MD25

1

MD24

2

MD23

3

MD22

4

MD27

1

MD29

2

MD28

3

MD26

4

BMD35
BMD34
BMD33
BMD32

BMD39
BMD38
BMD37
BMD36

BMD43
BMD42
BMD41
BMD40

BMD47
BMD46
BMD45
BMD44

BMD51
BMD50
BMD49
BMD48

BMD55
BMD54
BMD53
BMD52

BMD61
BMD56
BMD57
BMD62

MD63
BMD60
BMD59
BMD58

8
7
6
5

22x4 1/32W 5%

RM107

8
7
6
5

22x4 1/32W 5%

RM109

8
7
6
5

22x4 1/32W 5%

RM111

8
7
6
5

22x4 1/32W 5%

RM113

8
7
6
5

22x4 1/32W 5%

RM115

8
7
6
5

22x4 1/32W 5%

RM117

8
7
6
5

22x4 1/32W 5%

RM119

8
7
6
5

22x4 1/32W 5%

ARRAY

ARRAY

ARRAY

ARRAY

ARRAY

ARRAY

ARRAY

ARRAY

MD35

1

MD34

2

MD33

3

MD32

4

MD39

1

MD38

2

MD37

3

MD36

4

MD43

1

MD42

2

MD41

3

MD40

4

MD47

1

MD46

2

MD45

3

MD44

4

MD51

1

MD50

2

MD49

3

MD48

4

MD55

1

MD54

2

MD53

3

MD52

4

MD61

1

MD56

2

MD57

3

MD62

4

BMD63

1

MD60

2

MD59

3

MD58

4

MD[0:63] 12

DQM712
DQM212
DQM612
DQM312

DQM012
DQM112
DQM512
DQM412

このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能

CS#112
CS#012
CS#312

CS#212

CKE012
CKE112
CKE312
CKE212

上記の縦列に書かれている集合抵抗4ケ及び抵抗3ケは、BANISTER
の間近に配置・配線すること。

BCS#2

SRASB#12

SCASB#12

WEB#12

RM38

ARRAY

8
7
6
5

33x4 1/32W 5%

RM41

ARRAY

8
7
6
5

33x4 1/32W 5%

RM44

4
3
2
1

ARRAY

33x4 1/32W 5%

RM48

4
3
2
1

ARRAY

33x4 1/32W 5%

R166 10 1/16W 5%

12

R168 10 1/16W 5%

12

R171 10 1/16W 5%

12

1
2
3
4

1
2
3
4

5
6
7
8

5
6
7
8

BDQM7
BDQM2
BDQM6
BDQM3

BDQM0
BDQM1
BDQM5
BDQM4

BCS#1
BCS#0
BCS#3

BCKE0
BCKE1
BCKE3
BCKE2

BSRAS# 23

BSCAS# 23

BWE# 23

BDQM[0:7] 23

BCS#[0:3] 23

BCKE[0:3] 23

ダンピング

BMD

G G

20mm以内

SDRAM DUMPING

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

31 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

3VSUS

B B

R752

10K 1/16W 5%

21

0.1uF 10V

1 2

C657

0.1uF 10V

1 2

12

12

1000pF 25V

C681

1000pF 25V

C658

3VSUS

L10

C C

<FILTER>

BLM21P300S

DCLKO23

SUSB#26,41,43,54,57,77,80

BSMBDATA12,24,41,49
BSMBCLK12,24,41,49,59

C664

0.1uF 10V

1 2

1 2

MAX 155mA(100MHz)

12

12

10uF 10V

C663

C677

0.1uF 10V

1 2

D56

RB521S-30

C673

0.1uF 10V

C660

1 2

D D

GND1 GND1

9

20

14
15

1

5
10
19
24
28
13

4

8
12
17
21
25
16

M74

BUFIN

OE

SDATA
SCLOCK

VDD0
VDD1
VDD4
VDD5
VDD8
VDD9
VDDIIC

VSS0
VSS1
VSS4
VSS5
VSS8
VSS9
VSSIIC

W40S11-02

SDRAM0
SDRAM1

SDRAM2
SDRAM3

SDRAM12
SDRAM13

SDRAM14
SDRAM15

SDRAM16
SDRAM17

R629 22 1/16W 5%

1 2

2
3

R631 22 1/16W 5%

1 2

6
7

R633 22 1/16W 5%

1 2

22
23

26
27

11
18

1 2

R630
22 1/16W 5%

1 2

R632

22 1/16W 5%

C669 r 10pF 25V

C676 r 10pF 25V

C670 r 10pF 25V

C671 r 10pF 25V

C672 r 10pF 25V

SDCLK1A 12
SDCLK1B 12

SDCLK2A 12
SDCLK2B 12

DCLKIN 23

Reserve

GND1

E E

F F

名

ANISE-E2 04

G G

CLOCK BUFFER

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

32 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

33 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

PULL-UPs for PCI PULL-UPs for E-I/O

3VMAIN

5VMAIN

A A

5VMAIN

RM59

ARRAY

06 01

02

03

04

05

07

08

09

10

1Kx8 1/20W 5%

RM62

ARRAY

8
7
6
5

10Kx4 1/32W 5%

RM65

ARRAY

8
7
6
5

10Kx4 1/32W 5%

1
2
3
4

1

DACK#3

2
3
4

GND1

PCIINT#[0:3]14,24,39,44,57

PCIINT#2
PCIINT#3
PCIINT#0
PCIINT#1

B B

r 1000pF 25V

r 1000pF 25V

r 1000pF 25V

1 2

1 2

C306

GND1

1 2

C307

C C

PCIREQ#[0:3]24,39,41,44

r 1000pF 25V

1 2

C308

C309

RESERVE

DEVSEL#14,24,39,44
SERIRQ24,44
PCILOCK#24
STOP#14,24,39,44

PCIGNT#2
PCIREQ#0
PCIREQ#2
PCIGNT#0

D D

PCIREQ#3

PCIGNT#[0:3]14,24,39,44

IRDY#14,24,39,44

PCIGNT#3

SERR#14,24,44

E E

TRDY#14,24,39,44
PERR#14,44

F F

CLKRUN#14,24,39,44

FRAME#14,24,39,44

PCIGNT#1
PCIREQ#1

RM60

ARRAY

8
7
6
5

2.7Kx4 1/32W 5%

RM61

ARRAY

8
7
6
5

2.7Kx4 1/32W 5%

RM63

ARRAY

8
7
6
5

2.7Kx4 1/32W 5%

RM64

ARRAY

1
2
3
4

2.7Kx4 1/32W 5%

RM66

ARRAY

8
7
6
5

2.7Kx4 1/32W 5%

RM67

ARRAY

1
2
3
4

2.7Kx4 1/32W 5%

1
2
3
4

1
2
3
4

1
2
3
4

8
7
6
5

1
2
3
4

8
7
6
5

IOCHRDY24,51

IOR#24,51,56,58

IOW#24,51,56,58

RSTDRV24,51,56

MEMW#24,59

MEMR#24,59

DACK#[0:3]24,51

DACK#1
DACK#2
DACK#0
DREQ0

DREQ[0:3]24,51

DREQ3

DREQ1
DREQ2

名

ANISE-E2 04

G G

PULL UP

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

34 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

DKQBUFEN#57

BPDD[0:15]6

BPDD[0:15]

C C

BPDD0

BPDD1

BPDD2

BPDD3

BPDD4

BPDD5

BPDD6

BPDD7

BPDD8

BPDD9

D D

BPDD10

BPDD11

BPDD12

BPDD13

BPDD14

BPDA[0:2]6

BPDA[0:2]

E E

BPDIAG#6

BPDD15

BPDA0

BPDA1

BPDA2

M75

41 15

GND VCC

2

1A1

3

1A2

4

1A3

5

1A4

6

1A5

7

1A6

9

1A7

10

1A8

11

1A9

12

1A10

8

GND

17

GND

13

2A1

14

2A2

18

2A4

19

2A5

20

2A6

21

2A7

22

2A8

23

2A9

24

2A10

32

GND

GND1

SN74CBT16210DGV

1OE#

1B1

1B2

1B3

1B4

1B5

1B6

1B7

1B8

1B9

1B10

2OE#

2B1

2B22A3

2B3

2B4

2B5

2B6

2B7

2B8

2B9

2B10

5VMAIN

48

46

45

44

43

42

40

39

38

37

36

1

NC

47

35

3416

33

31

30

29

28

27

26

25

0.1uF 10V

GND1

DKPDD0

DKPDD1

DKPDD2

DKPDD3

DKPDD4

DKPDD5

DKPDD6

DKPDD7

DKPDD8

DKPDD9

DKPDD10

DKPDD11

DKPDD12

DKPDD13

DKPDD14

DKPDD15

DKBPDA0 7

DKBPDA1 7

DKBPDA2 7

DKBPDIAG# 7

C686

C687

DKPDD[0:15]

0.1uF 10V

DKPDD[0:15] 7

5VMAIN

C688

0.1uF 10V

DKQBUFEN#57

BAYLMP1#6,57

IDERST#6,57

IRQ146,24,60

SPDIORDY6

BPDDREQ6

PDDACK#6,23

SPDIOR#6

SPDIOW#6

SPDCS1#6

SPDCS3#6

M76

1

1OE#

3

1A1

4

1A2

7

1A3

8

1A4

11

1A5

13

2OE#

14

2A1

17

2A2

18

2A3

21

2A4

22

2A5

SN74CBT3384APW

VCC

GND

1B1

1B2

1B3

1B4

1B5

2B1

2B2

2B3

2B4

2B5

24

2

5

6

9

10

15

16

19

20

23

12

GND1

DKBAYLMP1# 7

DKRSTDRV# 7

DKIRQ14 7

DKPIORDY 7

DKBPDDREQ 7

DKPDDACK# 7

DKSPDIOR# 7

DKSPDIOW# 7

DKSPDCS1# 7

DKSPDCS3# 7

GND1

Pull ups for IDE(P)

PDD[0:15]6,23

PDD4

PDD1

PDD2

PDD0

PDD3

PDD6

PDD7

PDD5

RM68

ARRAY

10 9

1

2

3

4

5

6

7

8

10Kx8 1/20W 5%

5VMAIN

F F

M75,M76はCN7直裏付近に搭載のこと。　　
BPDDx,DKPDDxは左右の関係を保てばﾋﾟﾝｽﾜｯﾌﾟ可 \
注意：ﾋﾟﾝｽﾜｯﾌﾟした場合は、設計元に書面通知すること B

G G

IDE PULL UP

1

ٛ

ٛ

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

35 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

36 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

R182

1K 1/16W 5%

1 2

GND1

12

BAYID0 57DKBAYID07

C313

1000pF 25V

C C

D D

R183

1K 1/16W 5%

R184

1K 1/16W 5%

12

12

1 2

GND1

12

GND1

BAYID1 56DKBAYID17

C314
1000pF 25V

BAYID2 56DKBAYID27

C315

1000pF 25V

E E

F F

名

ANISE-E2 04

G G

BAY ID

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

37 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

VMA[0:8]39

B B

VMA0

VMA1

VMA2

VMA3

C C

VCLKE39
VCAS0#39
VWE0#39
VRAS1#39

VRAS0#39

D D

VMD[0:7]39

VCAS1#39

VWE1#39

VMD0

E E

VMD1

3VSUS

R645

10K 1/16W 5%

R647

10K 1/16W 5%

R649

1 2

4.7K 1/16W 5%

R651

1 2

4.7K 1/16W 5%

RM128

ARRAY

1
2
3
4

2.7Kx4 1/32W 5%

RM129

ARRAY

1
2
3
4

2.7Kx4 1/32W 5%

RESERVE

12

12

R644

1 2

4.7K 1/16W 5%

R646

1 2

r 4.7K 1/16W 5%

VGAID0 4

VGAID1 4,56

GND1

3VSUS

8
7
6
5

8
7
6
5

VMD[1:0] Memory Clock Select
00=66MHz
01=75MHz
10=83MHz
11=100MHz

VMA[3:0] Panel Type Select
TFT
0000=6x4-18
0001=8x6-18 (SVGA)
0010=10x7-18 (XGA)
0011=10x7-18+18
0100=12x10-18+18
0101=10x6-18+18
DSTN
1000=6x4-16
1001=8x6-16
1010=10x7-16
1011=10x7-24
1100=12x10-24
1101=10x6-24

VCAS0# Linear/Bank Addressing
0=linear only
1=linear/bank

VWE0# Clock source control
0=external
1=internal

VRAS1# Memory Mapped I/O Control
0=enable
1=disable

VRAS0# BIOS control
0=disabled
1=enabled

VCAS1# Host Bus Control
0=PCI
1=AGP

VWE1# IDSEL in AGP bus
0=AD17
1=AD16

GND1

F F

名

ANISE-E2 04

G G

VGA Config

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

38 81

ｼﾞ

提出先

1

A A

2

3

4

3VSUS

5

6

VMD0

VMD1

VMD2

VMD3

VMD4

VMD5

7

VMD6

VMD7

VMA0

VMA1

VMA2

VMA3

VMA4

VMA5

VMA6

VMA7

8

VMD[0:7] 38

VMA[0:8] 38

VCLKE 38
VRAS0# 38
VCAS0# 38
VWE0# 38
VRAS1# 38
VCAS1# 38
VWE1# 38

9

DACVCC

B B

12

12

0.1uF 10V

0.1uF 10V

C697

C698

1 2

GND1 GND1 GND1 GND1 GND1

C C

D D

FL28

<FILTER>

1 2

BLM21P300S

GND1 GND1 GND1 GND1

C699

0.1uF 10V

1 2

0.1uF 10V
C700

C702

C703

C/BE#[0:3]14,24,44

0.1uF 10V

1 2

1 2

1 2

C704
560pF 25V

AD[0:31]14,24,44,49

C701

R666

360 1/16W 5%

12

560pF 25V

12

560pF 25V

E E

F F

GND1

111233555

66

84

96

106

127

133

142

153

162

195
193
196
198
201
199
243
241
242
236

240 202

200
197
194

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

AD9

AD10

AD10

AD11

AD11

AD12

AD12

AD13

AD13

AD31

AD14

AD14

VSS

AD15

AD15

PCLKVGA47
PAR14,24,44
FRAME#14,24,34,44
STOP#14,24,34,44
IRDY#14,24,34,44

DEVSEL#14,24,34,44
TRDY#14,24,34,44
CLKRUN#14,24,34,44

VGARST#57

AD16

AVDD1
AVSS1
AVDD2
AVSS2
AVDD3
AVSS3
AVDD4
COMP
AVSS4
AVSS5

IRSET XTLI

VLF2
VLF1
MLF

AD0

AD1

AD2

AD3

AD4

AD5

AD6

AD7

AD8

636261605958575652515049484746453332313029282726201918171615141353443422247

AD5

AD6

AD7

AD8

AD3

AD4

AD9

PCIINT#214,24,34,57

PCIINT#124,34,44

AD0

AD1

AD2

173

187

206

VSS

VSS

AD16

AD17

AD17

AD18

1 2

r10 1/16W 5%

217

VSS

AD18

AD19

R944

230

VSS

AD19

AD20

248

VSS

AD20

AD21

747577

VSS

AD21

AD22

VSSA2

VSSQ1

AD22

AD23

AD23

PCIREQ#324,34

PCIGNT#324,34

VSSP1

AD24

AD24

78

102

VSSP2

AD25

AD26

AD25

Reseve

103

VSSA4

VSSQ2

AD26

AD27

AD28

AD28

AD27

AD29

1 2

100 1/16W 5%

1 2

10 1/16W 5%

AD29

R667

R668

AD30

AD30

AD31

AD31

83

95

VDDM

VDDM

C/BE0#

C/BE#0

C/BE#1

2 1

1 2

1057376

VCCA4

C/BE1#

C/BE2#

C/BE#3

C/BE#2

D58

rRB521S-30

R669

101

VCCA2

VCCP1

C/BE3#

25

Reserved

0 1608

100

104

VCCP2

VCCPW1

PCICLK

IDSEL

24643384239

VCCPW2

RST#

PAR

FRAME#

STOP#

IRDY#

INTA#

CLKRUN#

2454140

244

DEVSEL#

TRDY#

ROMCS#

68

REQ#

251

250

GNT#

Reserved

R670

12

r4.7K 1/16W 5%

69707172798081

MD0

MD1

MD2

MD3

MD4

VDDH

V5SF

VDDH

VDDH

VDDH

12

67

3764249246585107

5VSUS

82

86878889909192939499108

MA0

MA1

MD6

MD7

VDDC

VDDC

VDDC

129

VDDC

163

VDDC

192

GND1

MA2

VDDC

MD5

VDDC

3VSUS

MA3

VDDC

216

1 2

MA4

MA5

VDDC

256

C705

0.1uF 10V

MA6

VREF

36

109

110

111

112

113

MA7

MA8

CLKE

WE0#

WE1#

RAS0#

CAS0#

RAS1#

CAS1#

SGMCLK

DQM0

XTLO

C706

0.1uF 10V

12

1 2

M79A

97
98

203

Cyber9525DVD

12

C707

0.1uF 10V

14MVGA 47

C708

0.1uF 10V

1 2

12

GND1

C709

0.1uF 10V

0.1uF 10V

C768

3VSUS

12

0.1uF 10V

C710

12

0.1uF 10V

C769

名

ANISE-E2 04

G G

VGA(Cyber9525DVD) -1

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

39 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

EP10

EP11

EP12

EP13

EP14

EP15

169

168

PD10

167

PD11

166

PD12

165

PD13

164

PD14

EP16

161

PD15

EP0

EP1

EP2

EP3

EP4

EP5

EP6

EP7

EP8

EP9

181

180

179

178

177

176

175

174

171

C C

PD0

PD1

PD2

2

SBA0

3

SBA1

4

SBA2

5

SBA3

7

SBA4

8

3VSUS

D D

RM130

ARRAY

1
2
3
4

22Kx4 1/32W 5%

8
7
6
5

SBA5

9

SBA6

10

SBA7

252

ST0

253

ST1

254

ST2

255

RBF#

54

AD_STB0

21

AD_STB1

6

SB_STB

118

GPIO0

119

GPIO1

120

GPIO2

121

GPIO3

122

GPIO4

123

GPIO5

124

GPIO6

PD3

PD4

PD5

PD6

PD7

PD8

170

PD9

E E

SCL

SDA

P0P1P2P3P4P5P6P7P8P9P10

235

234

182

183

184

185

188

189

190

191

207

208

209

DDCCLKB41
DDCDATAB41

Y[0:7]43

F F

UV[0:7]43

Y0Y1Y2Y3Y4Y5Y6

Y7

UV0

UV1

UV2

EP17

160

PD16

210

UV3

PD17

P11

UV4

159

211

158

PD18

P12

212

UV5

157

PD19

P13

213

UV6

EP[0:17] 42

156

155

PD20

PD21

P14

P15

214

UV7

154

PD22

151

PD23

150

PD24

149

PD25

148

PD26

115

147

PD27

MTEST#

146

145

PD28

PD29

ENTEST#

114

144

PD30

141

PD31

140

PD32

PD33

139

138

PD34

128

PD35

VDDP

143

132

VDDP

152

131

ENBLT

ENPVEE

VDDP

VDDP

172

130

137

FLM

ENPVDD

136

186

134

LP

SFCLK

VDDZ

VDDZ

231

C711

116

135

DE

SUSP

0.1uF 10V

117

STDBY

C712

0.1uF 10V

C713

0.1uF 10V

126

N/C

125

GPIO7

C714

EDCLK#
BLANK#

HSYNC
VSYNC

BLEN 56
BIASON 56
LCDEN 4,41
FLM1 42
LP1 42
SHFCLK1 42
EM 42
VGASTBY# 56
VGASLP
PVCLKI
PMCLKI

PCLK

DTV0
DTV1
DTV2
DTV3
DTV4
DTV5
DTV6
DTV7

DHS

DVS

DCLK

CFC

R

G

B

3VSUS

0.1uF 10V

M79B

215
204
205
233
232

225
224
223
222
221
220
219
218

227
228
229
226

237

238

239

Cyber9525DVD

VCLK 43
VREF 43
HREF 43
VGAHSI 41
VGAVSI 41

VGAR 3,4

VGAG 3,4

VGAB 3,4

GND1

RM131

ARRAY

5

1
2
3
4

4.7Kx4 1/32W 5%

G G

VGASTBY#
VGASLP

VGA(Cyber9525DVD) -2

1

2

3

4

3VSUS

8
7
6
5

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

40 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

FL22

BLM11A121S

4

ٛ

3VSUS

10uF 10V

C337

5VMAIN

DACVCC

D93

1SS400

TP20
DACVCC

3VSUS

Reserved

LCDEN4,40

r0.1uF 10V

C334

12

1 2

R224

470K 1/16W

R226

47K 1/16W 5%

1

GND1

1 2

32

2
3
6
7

4

Q5

uPA1815

SD

G

Q6

2SK3019

1
5
8

LCDVCC

TP21

LCDVCC

A A

5VSUS

B B

GND1

C C

Reserved

12

r0.1uF 10V

C335

r100K 1/16W 5%

12

R225

12

r0.1uF 10V

C336

GND1

注）入出力のコンデンサは極力TK11233AMの近くに配置すること。

6

1

3

2

5

M16

VIN

CONT

N.BYPASS

GND

FIN

rTK11233AM

VOUT

各端子につながるパターンはできるだけ大きくとること。（5ピンは放熱用）
TK11233AMはM14の近くに配 uすること。

3VSUS

D D

ARRAY

123

876

4

5

3VSTD

RM91
33Kx4 1/32W 5%

19

2
3
4
5
6
7
8
9

1

M17

CBT3345

A1
A2
A3
A4
A5
A6
A7
A8

OE

OE#

CBT3345

VCC

GND

18

B1

17

B0

16

B0

15

B0

14

B0

13

B0

12

B0

11

B0

20

10

VGAHS 3,4
VGAVS 3,4

OZSMBCLK 4
OZSMBDATA 4
BPCIREQ#1 14
BPCIREQ#2 14

C339

R229

0.1uF 10V
1K 1/16W 5%

E E

VGAHSI40
VGAVSI40
DDCDATAB40
DDCCLKB40
BSMBCLK12,24,32,49,59
BSMBDATA12,24,32,49
PCIREQ#124,34
PCIREQ#224,34

R949

SUSB#26,32,43,54,57,77,80

F F

VR_ON11,27

1 2

r0 1005

R950

1 2

0 1005

Reserve

G G

DACVCC,LCDVCC

1

2

3

R227 2.2K 1/16W 5%

D6

1SS400

4

2.2K 1/16W 5%

R228

DDCDATA 3,4
DDCCLK 3,4

5VSUS

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

41 81

ｼﾞ

提出先

1

A A

FLM140
LP140
EM40

SHFCLK140

B B

EP[0:17]40 P[0:17] 4

2

3

L17
L18

BLM10B750B

L19

BLM10B750B
BLM10B750B

FL23

<FILTER>

1 3

G

NFM39R02C470

2

GND1 GND1

4

C340
r 10pF 25V

5

6

7

FLM 4
LP 4
M/DE 4

SHFCLK 4

8

9

C C

D D

EP0

EP1

EP2

EP3

EP4

EP5

EP6

EP7

EP8

EP9

EP10 P10

EP11

L20
L21

BLM10B750B

L22

BLM10B750B

L23

BLM10B750B
BLM10B750B

L24
L25

BLM10B750B

L26

BLM10B750B

L27

BLM10B750B
BLM10B750B

L28
L29

BLM10B750B

L30

BLM10B750B

L31

BLM10B750B
BLM10B750B

P0

P1

P2

P3

P4

P5

P6

P7

P8

P9

P11

E E

EP12

EP13

EP14

EP15

F F

EP17

EP16

L32
L33

BLM10B750B

L34

BLM10B750B

L35

BLM10B750B
BLM10B750B

L36
L37

BLM10B750B
BLM10B750B

P13

P15

P17

P12

P14

P16

名

ANISE-E2 04

G G

LCD Dumping

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

42 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能

RM99

A A

B B

C C

,32,41,54,57,77,80

SUSB#

D D

D57

ZVEN44

E E

1SS400

R925 r0 1/16W

1 2

Reserve

R762

10K 1/16W 5%

1 2

JAA[0:25]15,45

JBVD2A15,45

JINPACKA#15,45

JAA9
JAA17
JAA8
JAA18

JAA13
JAA19
JAA14
JAA20

JAA23
JAA22
JAA21
JAA16

JAA15
JAA24
JAA12
JAA25

JAA11
JAA10

VCLK40

JAA6

JAA7

GND1

12

0.1uF 10V

C765

8
7
6
5

RM100

8
7
6
5

RM101

8
7
6
5

RM102

8
7
6
5

RM103

ARRAY

1
2
3
4

22x4 1/32W 5%

M18A

1

2

LV08A

M18B

4

5

LV08A

M18C

9

10

LV08A

M18D

12

13

LV08A

ARRAY

ARRAY

ARRAY

ARRAY

1
2
3
4

22x4 1/32W 5%

1
2
3
4

22x4 1/32W 5%

1
2
3
4

22x4 1/32W 5%

1
2
3
4

22x4 1/32W 5%

8
7
6
5

3

6

8

11

Y0
Y1
Y2
Y3

Y4
Y5
Y6
Y7

UV3
UV1
UV0
UV2

UV4
UV5
UV6
UV7

VREF 40
HREF 40
JWPA 15,44,45

ZV1_MCLK 54

ZV1_SDATA 52,54

ZV1_LRCLK 52,54

ZV1_SCLK 52,54

Y[0:7] 40

UV[0:7] 40

重要

PCMCIA コントローラ

Mx

PCMCIA SLOT

上記の絵の如く、PCMCIAコントローラーからBUFFER
(LV245A)
までの信号線長は、極力短く配線する必要がある B
よって、これらのBUFFERは極力PCMCIAコントローラーの近 ｭ
に配置する必要がる。

この間の配線長は極力短くすること B

SN74LV245A VGA

Mx

ٛ

ٛ

ٛ

F F

3VSUS

14

VCC

GND

G G

7

ZV-BUF

1

2

GND1

M18E
LV08A

12

0.1uF 10V

C341

3

本ページ中の抵抗はPCI1420の間近に配 u・配線のこと。

4

ٛ

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

43 81

ｼﾞ

提出先

1

A A

PCLKPCIC47

PCIRST#11,24,57

B B

ISAPWR11,57

AD[0:31]14,24,39,49

C C

D D

C/BE#[0:3]14,24,39

AD[0:31]14,24,39,49

E E

3VSUS

PCICSTBY#57

AD30

FRAME#14,24,34,39

IRDY#14,24,34,39

PCIGNT#024,34

R727

1 2

4.7K 1/16W 5%

F F

32KCLK24,46,57,65

C/BE#0
C/BE#1
C/BE#2
C/BE#3

R256

1 2

100 1/16W 5%

AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26

AD27

AD28
AD29
AD30
AD31

2

M19A

A10

PCLK

E19

CLOCK

A14

PRST#

A11

G_RST#

H5

AD0

G1

AD1

G3

AD2

H6

AD3

F1

AD4

G5

AD5

F2

AD6

E1

AD7

G6

AD8

F5

AD9

E3

AD10

C12

AD11

A4

AD12

E6

AD13

B5

AD14

F6

AD15

B8

AD16

A8

AD17

E9

AD18

F9

AD19

B9

AD20

A9

AD21

F10

AD22

E10

AD23

F11

AD24

E13

AD25

C11

AD26

B11

AD27

A12

AD28

B12

AD29

E12

AD30

A13

AD31

E2

C/BE#0

A5

C/BE#1

C8

C/BE#2

A15

C/BE#3

C10

IDSEL

F8

FRAME#

A7

IRDY#

C13

GNT#

D19

SUSPEND#

PCI1420

3

DATA

LATCH

SPKROUT

MFUNC0
MFUNC1
MFUNC2
MFUNC3
MFUNC4
MFUNC5
MFUNC6

DEVSEL#

TRDY#

PAR
PERR#
SERR#
STOP#

REQ#

RI_OUT#/PME#

VCCI

VCCP
VCCP

VCC

VCC

VCC

VCC

VCC

VCC

VCC

VCC

VCC

GND

GND

GND

GND

GND

GND

GND

GND

GND

GND

GND

F14
F17

G15

F15
E17
A16
C15
E14
F13
B15

C7
B7
C6
A6
B6
F7
B13
C14

F18

D1
E11

B14
C9
E7
F3
G19
L3
N15
U7
W12

B10
C5
E8
E18
F12
G2
J5
K18
P2
P9
V14

4

SDATA 46
SLATCH 46

SPKPCM 56

PCIINT#0 24,34
PCIINT#1 24,34,39
PCICLED2 57
SERIRQ 24,34
ZVEN 43
PCICLED1 57
CLKRUN# 14,24,34,39

DEVSEL# 14,24,34,39
TRDY# 14,24,34,39
PAR 14,24,39
PERR# 14,34
SERR# 14,24,34
STOP# 14,24,34,39
PCIREQ#0 24,34
PME# 14,24,56

12

C345

0.1uF 10V

C343

0.1uF 10V

1 2

GND1

1 2

C346

0.1uF 10V

1 2

C347

0.1uF 10V

3VSUS

5

JCE2A#15,45
JCE1A#15,45
JCE1B#7,45

JCE2B#7,45

JWPA15,43,45

JWPB7,45

6

RM75

ARRAY

1
2
3
4

10Kx4 1/32W 5%

R636

1 2

100K 1/16W 5%

R637

1 2

100K 1/16W 5%

8
7
6
5

PCMVCC0

PCMVCC1

7

PCMVCC0

PCMVCC1

8

9

名

ANISE-E2 04

G G

CARDBUS CTRL -1

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

44 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

12

JAA[0:25] 15,43

1 2

W10

U10
P10

H2
J1
J3
K1

K3
V10
R10

W11

H1

J2

J6

K2

K5

V9

W9

H3

R9

R7

V8

W8

U9

U8

P7

0.033uF 16V

M19C

B_AD27/B_D0
B_AD29/B_D1
B_RSVD/B_D2
B_AD0/B_D3
B_AD1/B_D4
B_AD3/B_D5
B_AD5/B_D6
B_AD7/B_D7
B_AD28/B_D8
B_AD30/B_D9
B_AD31/B_D10
B_AD2/B_D11
B_AD4/B_D12
B_AD6/B_D13
B_RSVD/B_D14
B_AD8/B_D15

B_STSCHG/B_BVD1
B_AUDIO/B_BVD2

B_CD1#/B_CD1#
B_CD2#/B_CD2#

B_REQ#/B_INPACK#
B_INT#/B_READY
B_SERR#/B_WAIT#
B_CLKRUN#/B_WP

B_CVS1/B_VS1#
B_CVS2/B_VS2#

B_AD26/B_A0
B_AD25/B_A1
B_AD24/B_A2
B_AD23/B_A3
B_AD22/B_A4
B_AD21/B_A5
B_AD20/B_A6
B_AD18/B_A7

B_C/BE1#/B_A8

B_AD14/B_A9
B_AD9/B_A10

B_AD12/B_A11

B_C/BE2#/B_A12

B_PAR/B_A13

B_PERR#/B_A14

B_IRDY#/B_A15

B_CLK/B_A16

B_AD16/B_A17

B_RSVD/B_A18

B_BLOCK#/B_A19

B_STOP#/B_A20

B_DEVSEL#/B_A21

B_TRDY#/B_A22

B_FRAME#/B_A23

B_AD17/B_A24
B_AD19/B_A25

B_C/BE0#/B_CE1#

B_AD10/B_CE2#

B_AD13/B_IORD#

B_AD15/B_IOWR#

B_AD11/B_OE#

B_C/BE3#/B_REG#

B_RST#/B_RESET

B_GNT#/B_WE#

VCCB

JAB0

R8

JAB1

W7

JAB2

V7

JAB3

W6

JAB4

V6

JAB5

U6

JAB6

V5

JAB7

U5

JAB8

N1

JAB9

M3

JAB10

L1

JAB11

M1

JAB12

T1

JAB13

N3

JAB14

P1

JAB15

P5
P6

JAB17

M6

JAB18

N2

JAB19

N6

JAB20

N5

JAB21

R1

JAB22

R2

JAB23

R3

JAB24

W4

JAB25

R6

K6
L2

L5
M2
L6
P8
W5
P3

M5

12

C357

1000pF 25V

R258

1 2

22 1/16W 5%

JCE1B# 7,44
JCE2B# 7,44

JIORDB# 7
JIOWRB# 7
JOEB# 7
JREGB# 7
JRSTB 7
JWEB# 7

12

0.1uF 10V

JDB[0:15]7

JDB0
JDB1
JDB2
JDB3
JDB4
JDB5
JDB6
JDB7
JDB8
JDB9
JDB10
JDB11
JDB12
JDB13
JDB14
JDB15

JBVD1B7
JBVD2B7

JCD1B#7
JCD2B#7

JINPACKB#7

JBSYB#7,57

JWAITB#7

JWPB7,44

JVS1B#7

JVS2B#7

1 2

C353

C354

0.033uF 16V

GND1

JAB[0:25] 7

C358

1 2

H14
G18
G14
U11
R11
U12
R12
V13
H15
G17
F19
P11
V12
P12

W13

U13

H19
J15

V11
H17

L14
J17
J14
H18

J18

M19

0.033uF 16V

C352

M19B

A_AD27/A_D0
A_AD29/A_D1
A_RSVD/A_D2
A_AD0/A_D3
A_AD1/A_D4
A_AD3/A_D5
A_AD5/A_D6
A_AD7/A_D7
A_AD28/A_D8
A_AD30/A_D9
A_AD31/A_D10
A_AD2/A_D11
A_AD4/A_D12
A_AD6/A_D13
A_RSVD/A_D14
A_AD8/A_D15

A_STSCHG/A_BVD1
A_AUDIO/A_BVD2

A_CD1#/A_CD1#
A_CD2#/A_CD2#

A_REQ#/A_INPACK#
A_INT#/A_READY
A_SERR#/A_WAIT#
A_CLKRUN#/A_WP

A_CVS1/A_VS1#
A_CVS2/A_VS2#

A_AD26/A_A0
A_AD25/A_A1
A_AD24/A_A2
A_AD23/A_A3
A_AD22/A_A4
A_AD21/A_A5
A_AD20/A_A6
A_AD18/A_A7

A_C/BE1#/A_A8

A_AD14/A_A9
A_AD9/A_A10

A_AD12/A_A11

A_C/BE2#/A_A12

A_PAR/A_A13

A_PERR#/A_A14

A_IRDY#/A_A15

A_CLK/A_A16

A_AD16/A_A17

A_RSVD/A_A18

A_BLOCK#/A_A19

A_STOP#/A_A20

A_DEVSEL#/A_A21

A_TRDY#/A_A22

A_FRAME#/A_A23

A_AD17/A_A24
A_AD19/A_A25

A_C/BE0#/A_CE1#

A_AD10/A_CE2#

A_AD13/A_IORD#

A_AD15/A_IOWR#

A_AD11/A_OE#

A_C/BE3#/A_REG#

A_RST#/A_RESET

A_GNT#/A_WE#

VCCA

J19
K14
K15
K19
L15
L17
L19
M15
W16
R14
W14
P14
N18
R17
N14
M14
P18
U15
T19
P15
R18
P17
P19
N17
N19
M18

P13
R13

W15
V15
U14
K17
L18
R19

M17

JAA0
JAA1
JAA2
JAA3
JAA4
JAA5
JAA6
JAA7
JAA8
JAA9
JAA10
JAA11
JAA12
JAA13
JAA14
JAA15

JAA17
JAA18
JAA19
JAA20
JAA21
JAA22
JAA23
JAA24
JAA25

C355

1000pF 25V

1 2

JAA16JAA16 JAB16JAB16

R257

22 1/16W 5%

本抵抗はICに近接して実装すること。 本抵抗はICに近接して実装すること。

JCE1A# 15,44
JCE2A# 15,44

JIORDA# 15
JIOWRA# 15
JOEA# 15
JREGA# 15
JRSTA 15
JWEA# 15

PCMVCC0 PCMVCC1

C356

0.1uF 10V

1 2

JDA[0:15]15

JDA0
JDA1JDA1
JDA2JDA2JDA2
JDA3JDA3JDA3JDA3
JDA4JDA4JDA4JDA4JDA4
JDA5JDA5JDA5JDA5JDA5JDA5
JDA6JDA6JDA6JDA6JDA6JDA6JDA6

B B

JBVD1A15
JBVD2A15,43

C C

JCD1A#15
JCD2A#15

JINPACKA#15,43

JBSYA#15,57

JWAITA#15

JWPA15,43,44

JVS1A#15

JVS2A#15

JDA7JDA7JDA7JDA7JDA7JDA7JDA7JDA7
JDA8JDA8JDA8JDA8JDA8JDA8JDA8JDA8JDA8
JDA9JDA9JDA9JDA9JDA9JDA9JDA9JDA9JDA9JDA9
JDA10JDA10JDA10JDA10JDA10JDA10JDA10JDA10JDA10JDA10JDA10
JDA11JDA11JDA11JDA11JDA11JDA11JDA11JDA11JDA11JDA11JDA11JDA11
JDA12JDA12JDA12JDA12JDA12JDA12JDA12JDA12JDA12JDA12JDA12JDA12JDA12
JDA13
JDA14
JDA15

D D

1 2

C351

0.033uF 16V

GND1

E E

GND1

GND1

F F

PCI1420

注
JAA16,JAB16はCardBus時クロック信号になるのでGND1にてガードを行うこと。

G G

CARDBUS CTRL -2

1

2

3

4

5

6

PCI1420

版 年 月日設計 調査 承認 変 更 内

設計

容

7

名

ANISE-E2 04

称

図

C1CP051300-X4

番

承認調査

富士通株式会社

8

9

ﾍﾟ

|

45 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

5VSUS

B B

C361
10uF 10V

12

C360

0.1uF 10V

GND1 GND1

1 2

C359
10uF 10V

C C

3VSUS

C362

0.1uF 10V

1 2

1 2

GND1GND1

M20

18

VPPIN

19

VPPIN

1

VCC5IN

3

VCC5IN

10

VCC5IN

12

VCC5IN

14

VCC3IN

23

VCC3IN

AVCCOUT
AVCCOUT
AVCCOUT

BVCCOUT
BVCCOUT
BVCCOUT

AVPPOUT

BVPPOUT

2
22
24

11
13
15

20

17

PCMVCC0

PCMVCC1

PCMVPP0

PCMVPP1

D D

5

32KCLK24,44,57,65

22pF 25V

C760

E E

GND1

SDATA44

SLATCH44

PGOOD57

6

8

7

SDA

SCL

SLA

RST#

MIC2564

AFLAG
BFLAG

GND
GND

4
9

16
21

GND1

F F

名

ANISE-E2 04

G G

CARDBUS POWER

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

46 81

ｼﾞ

提出先

1

A A

B B

SUSA#26,60,74

C C

2

D7

RB521S-30

3VMAIN

21

1 2

R270

10K 1/16W 5%

3

X3

14.31818MHz

GND1 GND1

STP_CPU#27

PCLKSTP#24

12

C363

r 10pF 25V

RESERVE

1 2

1 2

C364

r 10pF 25V

RESERVE

R266

r 10M 1/16W 5%

R268

220 1/16W 5%

3VMAIN

4

M21

12

2

3

17

18

20

16

X1

X2

PWRDWN#

CPU_STOP#

PCI_STOP#

SEL 100/66#

5

REF0/SEL48#

REF1/SPREAD#

CPUCLK0

CPUCLK1

6

22 1/16W 5%

R264

12

R265

27

26

24

23

R267

R794

R271

1 2

22 1/16W 5%

12

22 1/16W 5%

12

0 1005

22 1/16W 5%

12

33 1/16W 5%

R269

1 2

R272 33 1/16W 5%

1 2

C369

r 33pF 25V

C370

r 33pF 25V

GND1

7

HCLKCPU 18

HCLKBANI 23

RESERVE

1 2

GND1

3VMAIN

R719

r 10K 1/16W 5%

1 2

R713 10K 1/16W 5%

1 2

8

12

C365

R720 10K 1/16W 5%

GND1

12

Reserve

C366

12

C367

r 33pF 25V

RESERVE

9

14MBANI 24

14MSIO 51

14MVGA 39

14MGEY 27

X4

3VMAIN

4

L16

<FILTER>

12

D D

E E

F F

BLM21P300S

12

10uF 10V

C375

GND1 GND1 GND1 GND1 GND1

PLLVCC

R795

0 1/16W

12

C392

2.2uF 16V

12

12

C379

0.1uF 10V

12

C380

0.1uF 10V

C378

0.1uF 10V

12

C395

0.1uF 10V

GND1GND1

12

C381

0.1uF 10V

8

VDDq3

12

VDDq3

28

VDDq3

19

VDDq3

25

VDDq2

W137

PCICLK_F

PCICLK1

PCICLK2

PCICLK3

PCICLK4

PCICLK5

48/24MHz

48/24MHz/OE

VSS
VSS
VSS
VSS
VSS

5

6

9

10

11

13

14

1
7
15
21
22

X3,C363,C364は、M21の4,5ピン付近に配置，配線すること。

また、パターン下にバス等の高速な信号は走らせないこと。

すべてのクロックは、極力4,5層を走らせること。

G G

CLOCK GENERATOR

1

2

3

4

5

22 1/16W 5%

R278

12

R279 22 1/16W 5%

12

R280 22 1/16W 5%

3VMAIN

R714

10K 1/16W 5%

1 2

GND1

12

22 1/16W 5%

R281

12

R282 22 1/16W 5%

12

R283

22 1/16W 5%

6

C383

1 2

1 2

12

1 2

C398

r 33pF 25V

RESERVE

GND1

1 2

C397
r 33pF 25V

RESERVE

Very Important: See clocking guidelines for tracing clock line
and must follow that requirement.

版 年 月日設計 調査 承認 変 更 内

設計

7

C384

C385

1 2

（別紙3）

容

8

PCLKBANI 24

PCLKVGA 39

PCLKPCIC 44

PCLKMDM 14

C386

C387

1 2

承認調査

r 33pF 25V

1 2

RESERVE

GND1

USBCLK 24

CLK48M 56

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

ﾍﾟ

|

47 81

ｼﾞ

提出先

9

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

48 81

ｼﾞ

提出先

1

2

2

3

4

5

6

7

8

9

A A

B B

C C

123

4

GND1

ARRAY

RM76
33Kx4 1/32W 5%

876

D D

3VMAIN

5

M24

R296

AD2714,24,39,44

AD2814,24,39,44

BSMBCLK

,32,41,59

E E

BSMBDATA

,24,32,41 SMBDATA 58,65

CIDSEL0EN#57

CIDSEL1EN#57

SMBCNT024

1 2

R297

100 1/16W 5%

1 2

100 1/16W 5%

F F

注）M24 はモデム/LANコネクタの近くに配置し、
AD27,AD28,CIDSEL0,CIDSEL1は最短配線を実施すること。

G G

IDSEL Q-SW

1

2

02

05

09

12

01

04

10

13

CBT3125

3

1A

2A

3A

4A

1OE#

2OE#

3OE#

4OE#

VCC

GND

03

1B

06

2B

08

3B

11

4B

5VMAIN

14

12

C407

0.1uF 10V

07

CIDSEL0 14

CIDSEL1 14

SMBCLK 58,65

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

4

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

49 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

50 81

ｼﾞ

提出先

1

A A

DACK#124,34

DACK#224,34

DACK#324,34

1

2

B B

C C

SIN124,60
CTS1#60
DSR1#60
DCD1#60

D D

RI232#56,60

E E

F F

M26A

LV00A

GND1

ARRAY

876

123

2

3

5VMAIN

5

4

3VMAIN

RM83

10Kx4 1/32W 5%

3

M26B

4

5

LV00A

6

5VMAIN

ARRAY

1234567

10 9

3VMAIN

14

VCC

M26E

LV00A

GND

7

9

10

C412

0.1uF 10V

M26C

LV00A

SA[0:19]16,24,56,58,59

8

8

4

AEN 56

SA[0:19]

RM82
10Kx8 1/20W 5%

3VMAIN

12

14MSIO47

RSTDRV24,34,56
AEN56
IOR#24,34,56,58
IOW#24,34,56,58
TC24

DACK#124,34
DACK#224,34
DACK#324,34

SA0
SA1
SA2
SA3

SA5
SA6
SA7
SA8
SA9
SA10

IRMODE11

0.1uF 10V

C409

GND1

12

100pF 25V

C410

5

PACK#3,5
PPERR#3,5
PSLCT3,5
PPE3,5
PBUSY3,5

FRDDT#3,5
FTRK0#3,5
FINDEX#3,5
FDCHG#3,5
FWP#3,5

3VMAIN

C411

1000pF 25V

1 2

6

M27

18

CLK14

55

RST

44

AEN

42

IOR#

43

IOW#

33

TC

20

DACKA#

34

DACKB#

94

DACKC#

26

A0

27

A1

28

A2

29

A3

30

A4

31

A5

32

A6

39

A7

40

A8

41

A9

95

A10

25

CS#

60

ACK#/DS1#

73

ERR#/HDSEL#

57

SLCT/WGATE#

58

PE/WRDATA#

59

BUSY/MTR1#

76

RXD1

80

CTS1#

78

DSR1#

83

DCD1#

82

RI1#

86

RXD2/IRRX

90

CTS2#

88

DSR2#

85

DCD2#

84

RI2#

14

RDATA#

11

TRK0#

10

INDEX#

15

DSKCHG#

12

WRTPRT#

56

PWRGD/GAMECS

21

IRMODE/IRR3

96

IRQIN

13

VCC

70

VCC

4

GND

45

GND

65

GND

93

GND

FDC37N769

IOCHRDY

IRQA
IRQC
IRQD
IRQE
IRQF

DRV2/ADRX/IRQB

IRQH

DRQA
DRQB
DRQC

PD0/INDEX#

PD1/TRK0#

PD2/WRTPRT#

PD3/RDATA#

PD4/DSKCHG#

PD6/MTR0#

SLCTIN#/STEP#
STROBE#/DS0#

AUTOFD#/DENSEL#

INIT#/DIR#

TXD1
RTS1#
DTR1#

TXD2/IRTX

RTS2#
DTR2#

WDATA#
WGATE#

HDSEL#

DIR#

STEP#

MTR0#
MTR1#

DS0#

DS1#

DRVDEN0
DRVDEN1

IRRX2
IRTX2

PD5

PD7

7

98

17
35
36
37
38
92
22

19
50
97

46

D0

47

D1

48

D2

49

D3

51

D4

52

D5

53

D6

54

D7

69
68
67
66
64
63
62
61

71
75
74
72

77
79
81

87
89
91

7
8
9
5
6
100
3
2
1

99
16

23
24

IRQ3
IRQ4
IRQ5
IRQ6

IRQ7

DREQ1
DREQ2
DREQ3

8

IOCHRDY 24,34

IRQ[0:15] 6,24,35,58,60

SD[0:15]

SD0
SD1
SD2SA4
SD3
SD4
SD5
SD6
SD7

PRD[0:7]

PRD0
PRD1
PRD2
PRD3
PRD4
PRD5
PRD6
PRD7

PSLIN# 3,5
PSTB# 3,5
PAFD# 3,5
PINIT# 3,5

SOUT1 60
RTS1# 60
DTR1# 60

FWD# 3,5
FWG# 3,5
FSIDE# 3,5
FDIR# 3,5
FSTEP# 3,5
FMOTOR# 3,5

FDSEL# 56,57

IRRXA# 11
IRTX 11

DREQ[0:3] 24,34

SD[0:15] 16,24,56,58,59,60

PRD[0:7] 3,5

3VMAIN

R299
20K 1/16W 5%

9

GND1

G G

SUPER I/O

1

2

3

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

4

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

51 81

ｼﾞ

提出先

1

A A

R291はSTAC9721の近くに配置すること

B B

R350 4.7K 5% 1/16W
R948 4.7K 5% 1/16W

CDL7
CDRTN7

CDR7

C C

D D

LINEINL13

LINEINR13

AUXL54

BMICIN54

R351 4.7K 5% 1/16W

R313 12K 1/16W 5%
R314 12K 1/16W 5%

1 2

※

1 2

※

※

※

E E

F F

NOTE
DEVICE TYPE CONFIGRATION

12
12

12

R315

r10K 1/16W 5%

Reserve

2

※

※

1 2

X4

24.576MHz

C414

33pF 25V

GND1 GND1

R352 27K 1/16W 5%
R946 27K 1/16W 5%
R353 27K 1/16W 5%

C420 1uF 10V
C421 1uF 10V

12

12

R316

r10K 1/16W 5%

1 2

AUDIOGND

C804 1uF 10V

12

TERM1
TERM2
TERM3
TERM4

AC97MSEL

CM20 0.1uFx4 16V

1 2

Reserved

AC_RST#24

R311

1 2

1M 1/16W 5%

C415

33pF 25V

C480 1uF 10V
C481 1uF 10V

1 2

1 2

AUDIOGND

C803 1uF 10V

12

1

8

2

7

3

6

4 5

R796

0 1005

3

R305 0 1005

R312 620 1/16W

1 2

CM18
330pFx4 50V

123

45

678

AUDIOGND

AUDIOGND

AVCC

1 2

AC_SYNC24

AC_SDOUT24

※

ZV_L54

ZV_R54

※

※
※

C422 0 1/16W

1 2

1 2

C423 0 1/16W

※

※

AUDIOGND

AVCC

1 2

AUDIOGND

4

100pF 25V

12

GND1

C482 1uF 10V

1 2

CM19
330pFx4 50V

123

45

678

AC97MSEL

ZV1_LRCLK43,54

C441

1uF 10V

1 2

AUDIOGND

C413

TERM1

TERM2

TERM3

TERM4

C443

※

※

0.1uF 10V

1 2

M28
YM473-S

11

RESET#

2

XTL_IN

3

XTL_OUT

10

SYNC

5 8

SDATA_OUT SDATA_IN

TERM1

12

PC_BEEP

18

※

CD_L

19

※

CD_GND

20

※

CD_R

23

LINE_IN_L

24

LINE_IN_R

14

※

AUX_L

15

※

AUX_R

TERM2

16

0.1uF 10V

17

13

21

22

45
46

40
43
44

25

38

26

42

VIDEO_L

VIDEO_R

PHONE

MIC1

MIC2

CID0
CID1

NC
NC
NC

AVDD1

AVDD2

AVSS1

AVSS2

Reserve

TERM3

TERM4

C444

5

R341

1 2

r0 1005

BIT_CLK

LINE_OUT_L

LINE_OUT_R

MONO_OUT

LNLV_OUT_L

LNLV_OUT_R

VREF

VREFOUT

AFILT1

AFILT2

CAP2

CAP1

CAP3

EAPD

DVDD1

DVDD2

DVSS1

DVSS2

6

6

35

※

36

※

37

39

41

27

28

29

30

32

31

33

12

12

C930

47

34

NC

48

NC

1

9

4

7

r0.01uF 10V

0.015uF 25V

12

C656 0.01uF 10V

C446

1 2

1000pF 25V

C805

C447

※
※
※

C427

r22uF 10V

12

+

0.1uF 10V

1 2

C428

1 2

3VMAIN

1 2

GND1

C419 1uF 10V

1 2

r10uF 16V

12

0.01uF 10V

C449

10uF 10V

C429

7

2200pF 10V

12

C430

※
※

C431

r10uF 16V

12

SPDIFO 13
ZV1_SCLK 43,54ZV1_SDATA43,54

AC_SYNC24

AC_SDOUT24

AC_BCLK 24

AC_SDIN 24

AOUTL 53

AOUTR 53

MICAMP 14

C432

0.015uF 25V12C434

2200pF 25V

12

AUDIOGND

0.1uF 10V

C433

12

AUDIOGND

8

12

12

R309 10K 1/16W 5%

GND1

10uF 10V

C435

12

9

R310 10K 1/16W 5%

本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと。

注)CDL,CDRは、基板端面より、CDRTN,CDL,CDR,CDRTNの順 ﾉ
ｶﾞｰﾄﾞして布線し、その上下層はCDRTNにてCDL,CDR,CDRTN 
ｶﾊﾞｰする幅にて布線必ず実施のこと B
CDLIN,CDRIN,CDRTNについても同様の布線処理が必要 B

-NOTE
M29未搭載ﾓﾃﾞﾙは、C422,C423 0 1/16W
CA53003-0452を搭載

ٛ

G G

AC97CODEC

1

2

3

4

5

ٛ
ٛ

ٛ

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

52 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

全項AUDIO AREA

本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと．

AVCC

B B

R326

10K 1/16W 5%

1 2

GSPKOUT56

Q8

DTC144EEA

C C

AUDIOGND

EVRCTRL13

D D

※

E E

21

R335

1 2

39K 1/16W 5%

R336

r 10K 1/16W 5%

AOUTL52

AOUTR52

AMPEN5V#57

※

※

20K 1/16W 5%

※

AVCC

R331

R332

20K 1/16W 5%

※

※

C457

1 2

1uF 10V

C458

1 2

1uF 10V

C459

12

0.47uF 16V

21

R742

RESERVE

F F

AUDIOGND AUDIOGND

※

※

※

21

R945

r2.2K 1/16W 5%

Reserve

AUDIOGND

MUTE#57

4.7K 1/16W 5%

12

39pF 25V

C465

12

39pF 25V

C466

21

R947

15uF 10V

+

4.7K 1/16W 5%

(TA)

本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと。
BH7821BFP-Y付近はAUDIOGNDベタパ ^ーンで覆うこと

ٛ

INTMUTE#57

G G

AUDIO AMP

1

2

3

4

注）R423-R425,C364はM44-7PINに近接配置すること

C453

1uF 10V

1 2

C454

1uF 10V

1 2

※

C467

12

5

※

12

C462

0.47uF 16V

390K 1/16W 5%

R338

R337

2 1

1
3

2
4

23
22

5
6
8

10

13
14

16

19

10K 1/16W 5%

R329

r 15K 1/16W 5%

AUDIOGND AUDIOGND

M30

EVRCTRL
MUTECTRL#

LINEINL
LINEINR

SPINL
SPINR

BIAS
SYSTEMBEEPIN
BEEPLEVEL
PMBEEPIN

HPSUSPEND
SPSUSPEND

MONO/ST

LINEMIX_ON/OFF

BH7821BFP-Y

6

LCHOUT

SPOUT1L

SPOUT2L

SPOUT1R

SPOUT2R

HPOUTL

HPOUTR

SPVCC

SPGND

AGND
AGND

HPVCC

HPGND

R327

※

18K 1/16W 5%

※

18K 1/16W 5%

R330

RESERVE

r 15K 1/16W 5%

9

11

12

18

17

26

25

20

15
7
21

27

24

版 年 月日設計 調査 承認 変 更 内

設計

R328

※
※
※
※

※

※

SPOUT1L 13

SPOUT2L 13

SPOUT1R 13

SPOUT2R 13

AVCC

C464

0.1uF 10V

1 2

AUDIOGND

47uF 10V

+

(TA)

C463

7

C455

+

100uF 10V

(TA) (TA)

1 2

12

容

8

C456

+

100uF 10V

1 2

5VMAIN

0.1uF 10V

C460

GND1

承認調査

+

(POS)

47uF 10V

C461

HPOUTR 13

HPOUTL 13

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

53 81

ｼﾞ

提出先

1

A A

B B

SUSB#26,32,41,43,57,77,80

C C

D D

MICIN13

SPKTEL14

E E

SPKTELATTEN56

2

C473 r4.7uF 25V

Reserve

C942

00.1uF 10V

AUDIOGND

R761

1 2

10K 1/16W 5%

1 2

1

1 2

1 2

100K 1/16W 5%

POW1

1 2

12

32

GND1

C764
1uF 10V

R759

R339

390K 1/16W 5%

R340

100K 1/16W 5%

Q10
2SK3019

1

C777

0.1uF 10V

AUDIOGNDAUDIOGND

12

32

4

3

Q71
2SK3019

3

Q9

SD

G

SI3457DV

AVCC

C477

0.1uF 10V

R760
1K 1/16W 5%

1
2
5
6

RM126
47Kx4 1/32W 5%

1
2
3
4

ARRAY

4

M31

1

IN

OUT

2

GND

0.1uF 25V

C468

12

AUDIOGND AUDIOGND AUDIOGND

8
7
6
5

AUDIOGND

C808

AUDIOGND

12

0.1u 16V

NJM7805DLA

1 2

R24

470K 1/16W 5%

AVCC

M92A

NJM3404

3

2

AUDIOGND

AVCC

5

6

84

+

-

84

+

-

3

C806
18pF 50V

21

5

1000pF 25V

C471

1 2

1

12

0.1u 16V

C807

C11 は M1 の間近に配置すること

M92B
NJM3404

7

AVCC

1 2

C472

0.1uF 10V

TP24

AMPVCC

Reserved

BMICIN 52

AUXL 52

6

7

8

9

全項AUDIO AREA

C450

AVCC

r1uF 10V

AUDIOGND

1 2

7

M29

ZV1_SCLK43,52

ZV1_SDATA43,52

ZV1_LRCLK43,52

ZV1_MCLK43

2

1

3

4

VA+

AOUTR

AGND

6

AOUTL

rCS4334-KS

8

5

SCLK

SDATA

LRCK

MCLK

-NOTE
M29未搭載ﾓﾃﾞﾙは、R324,R325 0,1uF 16V
CAF85-F1C1003Zを搭載

AUDIOGND

R322 r18K 1/16W 5%

1 2

R323 r18K 1/16W 5%

1 2

ZV_L 52

ZV_R 52

R324

0.1uF 16V

1 2

AUDIOGND AUDIOGNDAUDIOGND

R325

0.1uF 16V

1 2

F F

1 2

G G

AVCC

各信号パターンをGNDAUDで両側をガードすること。

1

2

3

4

R797

0 1/16W 5%

AUDIOGND

R349

1 2

68K 1/16W 5%

C809

100pF 25V

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

54 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

55 81

ｼﾞ

提出先

1

A A

RM84

B B

RI232#51,60

LANPME#

PME#14,24,44

MDMAVSL14

C C

BAYRI#7

RESERVE

R355 r 0 1005

1 2

1 2

R356 0 1005

D D

E E

3VMAIN

F F

R640

1K 1/16W 5%

R362 0 1005

R927 1K 1/16W 5%

=NOTE
UNIT TYPE CONFIGRATIONS

ANISE-E ANISE-E2 ANISE-E2(Geyserville)

R362

mount

R927

G G

RING -1

1

2

3VSUS

876

5

ARRAY

10Kx4 1/32W 5%

123

4

VRCHGNG#27

HTKYSMI58

ASICCS#24

SPKSYS23
SPKPCM44

008XIN#16 0080W# 16

3VSUS

876

ARRAY

RM85

123

GND1

mount
mountNot Popurated

Not Popurated
mount

2

3

CLK48M47 CLK4M 58

AEN51
IOW#24,34,51,58
IOR#24,34,51,58

LCDCL#4,59
BIASON40

BLEN40

5

RM86

10Kx4 1/32W 5%

4

117 85

SA0

87

SA1

88

SA2

89

SA3

90
86
91
92

70
95
96

98

99
101
102
119
120
122

123

125
126
129
130

131
132
133

134

876

5

ARRAY

10Kx4 1/32W 5%

123

4

VGAID1 4,38

LCDID1

MODEAE2 57

3

4

M34A

CLK48M CLK4M

SA0
SA1
SA2
SA3
AEN
#IOW
#IOR

#LCDCL
LCDEN
BLEN

ESMIBE0
ESMIBE1
ESMIBE2
ESMIBE3
ESMIBE4
ESMIBE5
ESMIBE6

#CSIN

#RI1
#RI2
#RI3
#RI4

SPK1
SPK2
SPK3

#008XIN

RING

KBFANON65

SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7

DISPON

EBLENO

#EXTSMI
#EXTSCI

#FMODE

#RIOUT

SPKOUT

#0080W

LCDCONT

VOLUME

BLO

VDD1
VDD1
VDD1
VDD1
VDD1

VDD2
VDD2
VDD2
VDD2

VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS

3VMAIN

*6/18

PMUVCC

4

11
29
49
84
93
128
137
172

107
97

108
109

124

110

103

112

135
136
140

12
51
100
121
139

23
77
111
165

17
28
50
61
83
94
116
127
138
149
171

SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7

RM87

5
6
7
8

100Kx4 1/32W 5%

RM89

ARRAY

1
2
3
4

100Kx4 1/32W 5%

5

EBLEN 4

EXTSMI# 24
EXTSCI# 24

FMODE# 3

RIOUT# 59

GSPKOUT 53

BKLVOL 4

12

C483

0.1uF 10V

4
3
2
1

ARRAY

8
7
6
5

5

6

SD[0:15] 16,24,51,58,59,60SA[0:19]16,24,51,58,59

5VSUS

BAYID137

GND1

5VSUS

PMUVCC

12

C484

C485

1 2

0.1uF 10V

DKBAYCD1#7

DKBAYCD2#7

GND1

12

0.1uF 10V

C486

0.1uF 10V

BAYID1 37
BAYID2 37

FDSEL# 51,57

*6/18

R737

R738

PRCD1# 3
PRCD2# 3

1 2

C487

0.1uF 10V

GND1

1K 1/16W 5%

1K 1/16W 5%

1 2

C761

GND1

1 2

C762

0.22uF 10V

0.22uF 10V

GND1

6

R358

100K 1/16W 5%

BAYCD1#
BAYCD2#

版 年 月日設計 調査 承認 変 更 内

設計

7

113

148
114
118

141
167

168
169
170

152

173

SUSXMASK 26

7

8

M34B

#TEST

PCICLK
#FRAME
#IRDY

#DOCKREQ
#PCIGNT1

LANVCC
#LANREQ
#PCIGNT2

GPLDSEL

#UNDKSW(GPIO4)

RING

#DOCKGNT

#DKSTSMI(G3PIO8)

#LEDON(GPIO5)

#UNDKREQ(G3PIO9)

本ページの集合抵抗のプルアップ、プルダウンは
パターンカットできるように線を引き出してから
電源、GNDに落とすこと。

#PCIREQ1

#QPCIEN

#UNDKSMI

#LANGNT

#PCIREQ2

#BUFEN

GPIO6
GPIO7

G3PIO10
G3PIO11
G3PIO12
G3PIO13
G3PIO14
G3PIO15
G3PIO16
G3PIO17
G3PIO18
G3PIO19
G3PIO20

142
143
144
145

146
147
151

153
174
154

175
176

155
156
157
158
159
160
161
162
163
164
166

RSTDRV24,34,51

容

CPCIRST#1 14
MSLCT2
MDMSTBY# 14

BAYID2 37
KBFANON 65

BAYCD1#
BAYCD2#
SUSXMASK 26
SPKTELATTEN 54
PRCD1# 3
PRCD2# 3
VGAID1 4,38
LCDID1
VGASTBY# 40

SUBON 67

1

承認調査

8

5VMAIN

32

GND1

R357
10K 1/16W 5%

Q11
2SK3019

称

番

富士通株式会社

RSTDRV# 58,59

名

ANISE-E2 04

図

C1CP051300-X4

9

9

ﾍﾟ

|

56 81

ｼﾞ

提出先

1

R363

BT1SWRQ74

BT2SWRQ74

A A

R364

0 1005

0 1005

Reserve

C810

r22pF 25V

B B

C C

32KCLK24,44,46,65

PCMVCC0

PCMVCC1

22pF 25V

C763

10K 1/16W 5%

10K 1/16W 5%

12

12

D D

GND1

R368

R367

GND1

2

C811

r22pF 25V

AMPEN5V#53
MODEAE256
MUTE#53
BAYID037

CAPS58
NUM58
SCRL58

FHPIN13

BAYPOWON80

ACON71,74

BAYLMP1#6,35

HDDLED#6

DASPON#6

VR_HI/LO#27,28

5VMAIN

PCIINT#214,24,34,39 PCICACT# 24

JBSYA#15,45

JBSYB#7,45

5VMAIN

GND1

3

M34C

15

ACON

16

BT1SWR

19

BT2SWR

1

#BAYLMP0

2

#BAYLMP1

3

#CDLMP

4

#HDLMP

22

GPSBSEL

24

BT1ALM(G3PIO0)

25

BT2ALM(G3PIO1)

26

SPSEL(G3PIO2)

BT1CID(G3PIO3)

BT1ON(G3PIO4)

BT2CID(G3PIO5)

BT2ON(G3PIO6)

5

BT1CHG(GPIO0)

6

BT1PWR(GPIO1)

7

BT2CHG(GPIO2)

8

BT2PWR(GPIO3)

9

#CAPS

10

#NUM

13

#SCR

14

CLK32IN

31

#DKAMPEN

32

HPIN

35

DKPWROK

36

QVCC0

37

#EXACT0

38

#EXACT1

39

JAVCC

42

JBVCC

40

#JBSYA

41

#JBSYB

RING

BT1SWO
BT2SWO

VSNA(G3PIO7)

#DKMUTE

#INTMUTE

#QBEN

#ACTOUT

4

20
21

27
30
54
55
56

33
34

57

58

BT1SWON 73
BT2SWON 73

LANMDRST# 14
PCICSTBY# 44
IDERST# 6,35
CIDSEL0EN# 49
CIDSEL1EN# 49

INTMUTE# 53

DKQBUFEN# 35

5

PMUVCC

FDATCH#3

FDSEL#51,56

MAINON#4,74

PCURDY#74

POWERGOOD211

ISAPWR11,44

SUSSW#4,59

SYSPWR11

PARST#74

PE#74

PRM#74

PCIRST#11,24,44

PCICLED144
PCICLED244

PLB74
PLLB61,74

PMUSMI74

SUSB#26,32,41,43,54,77,80

5VMAIN

6

M34D

43

#FDATCH1

44

#FDATCH2

45

#FDATCH3

46

#FDATCH4

47

#FDSELI

59
60
63
64
65
66

53

71
72
73

80

81
82

76
78

79

104

#MAINSW
#PMURDY
PMUVCCOK
#RSTSW
SUSOK
#SUSSW

MAINOK

#PARST
#PE
#PRM

#PCIRST

PCMLMP0
PCMLMP1

#PLB
#PLLB

#PMUSMII

#SUSB

RING

#PMURST

PWRGOOD

#VGASTBY

#FDSELO

PWRON

PWROK

PD0
PD1
PD2
PD3

#VGARST

BAY1ON
BAY2ON

7

48

67
52
68

69

18
62
115
150

74
75

105
106

FDSELO# 3

PCURST# 74
PGOOD 46
POWERON 61

PWROK 24,65

PMUD0 74
PMUD1 74
PMUD2 74
PMUD3 74

VGARST# 39

BAY2ON 7

8

BAYPOWON 80

12

R366

10K 1/16W 5%

GND1

9

GND1

GND1

C491

2200pF 25V

2200pF 25V

12

ٛ

C492

E E

F F

G G

上記抵抗は、本ICの近傍に配置すること B

POWERON61

SYSPWR11

POWERGOOD211

ESD対策用

12

GND1

2200pF 25V

C490

1 2

本コンデンサはRINGのピンのすぐそばに配置すること

RING -2

1

2

3

4

5

3VMAIN

R369 2.4K 1/16W 5%

5VMAIN

R370 100K 1/16W 5%

PMUVCC

12

R372

100K 1/16W 5%

版 年 月日設計 調査 承認 変 更 内

設計

6

BAYID0 37

FDATCH# 3

MAINON# 4,74

7

名

ANISE-E2 04

称

図

C1CP051300-X4

番

容

承認調査

富士通株式会社

8

9

ﾍﾟ

|

57 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

RSTDRV#56,59

IOR#24,34,51,56
IOW#24,34,51,56

KBCCS#24

SYSID4
SYSID5
SYSID6

ٛ

SA[0:19]16,24,51,56,59

ٛ

B B

R471,R472,R474,R684は実装/リザーブにかかわらずシルク必要 B

KATFINT#
KSHIPID09
KSHIPID19

C C

TP25
HCL2

10mm以下

GND1

TP26
HCL1

D D

E E

TP41,
TP42は下図のように隣接して配置すること D

HCL1 HCL2

5VMAIN

12

12

F F

G G

RESERVE

R381

1 2

12

R384

R382

10K 1/16W 5%

10K 1/16W 5%

R385

1 2

r 10K 1/16W 5%

r 10K 1/16W 5%

R383

R386

1 2

GND1

10K 1/16W 5%

SYSID4
SYSID5
SYSID6

r 10K 1/16W 5%

左記の抵抗は実装/リザーブにかかわらずシルク必要 B

SA2

5VMAIN

GND1

FANON

12

CLK4M56

SYSID4
SYSID5
SYSID6

GND1

0.1uF 10V

C495

KBC

1

2

3

28
29

25
15
14

16
17

27
26
13
12
11
10

80
79
78
77
76
75
74

24

72
73

71

30

1

M35

XIN
XOUT

RESET
RD#
WR#

S0
A0

P40
P41
P54
P55
P56
P57
P60
P61
P62
P63
P64
P65
P66
P67

CNVSS

VREF
AVSS

VCC

VSS

M38867

4

DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7

P00
P01
P02
P03
P04
P05
P06
P07
P10
P11
P12
P13
P14
P15
P16
P17

P20
P21
P22
P23
P24
P25
P26
P27

P30
P31
P32
P33
P34
P35
P36
P37

P42
P43
P44
P45
P46
P47
P70
P71
P72
P73
P74
P75
P76
P77

ٛ

SD0

70

SD1

69

SD2

68

SD3

67

SD4

66

SD5

65

SD6

64

SD7

63

CLM#0

54

CLM#1

53

CLM#2

52

CLM#3

51

CLM#4

50

CLM#5

49

CLM#6

48

CLM#7

47

CLM#8

46

CLM#9

45

CLM#10

44

CLM#11

43

CLM#12

42

CLM#13

41

CLM#14

40

CLM#15

39

38
37
36
35
34
33
32
31

ROW#0

62

ROW#1

61

ROW#2

60

ROW#3

59

ROW#4

58

ROW#5

57

ROW#6

56

ROW#7

55

23
22
21
20
19
18
9
8
7
6
5
4
3
2

ATFINT#65

5

SD[0:15] 16,24,51,56,59,60

CLM#[0:15] 9

ROW#[0:7] 9

IRQ1
IRQ12

5VMAIN

1
2
3
4

KSMBALT#

IRQ[0:15] 6,24,35,51,60

RM132

ARRAY

100Kx4 1/32W 5%

6

8
7
6
5

ATFINT#65

HTKYSMI 56

KSMBALT#

CAPS 57
NUM 57

SCRL 57

KBCSCI 24,59
MCCS# 24
KGPDATA 6
KMDATA 3
KDATA 3
KGPCLOCK 6
KMCLOCK 3
KCLOCK 3
SMBDATA 49,65

SMBCLK 49,65

3VMAIN

GND1

74AHCT245 and M38867 P76,P77 is 5V tolerant.

版 年 月日設計 調査 承認 変 更 内

設計

3VMAIN

1000pF 25V

12

7

C496

12

12

GND1

R928
10K 1/16W 5%

KBINIT# 23
KBA20G 23

1000pF 25V

C497

1

KDATA3
KCLOCK3
KSMBALT#
KATFINT#

Q115

2SC2412K

2 3

KSHIPID19
KBA20G23
KSHIPID09
KBINIT#23

KMDATA3
KMCLOCK3
KGPDATA6
KGPCLOCK6

容

KATFINT#

RM98

ARRAY

8
7
6
5

10Kx4 1/32W 5%

RM90

ARRAY

1
2
3
4

100Kx4 1/32W 5%

RM97

ARRAY

1
2
3
4

10Kx4 1/32W 5%

名

ANISE-E2 04

称

図

C1CP051300-X4

番

承認調査

富士通株式会社

8

5VMAIN

1
2
3
4

8
7
6
5

8
7
6
5

提出先

ﾍﾟ

|

58 81

ｼﾞ

9

1

A A

B B

2

3

SA1824

RSTDRV#56,58

BIOSCS#24

MEMR#24,34
MEMW#24,34

4

5

SA0
SA1
SA2
SA3
SA4
SA5
SA6
SA7
SA8
SA9
SA10
SA11
SA12
SA13
SA14
SA15
SA16
SA17

45
25

2

1
48
17

12

26
28
11
47

MBM29F400TA-12PFTN

GND1 GND1

A0
A1

A15
A16
A17
A18

RST#

CE#
OE#
WE#
BYTE#

M37

6

D10A10
D11A11
D12A12
D13A13
D14A14

N.C
N.C
N.C
N.C
N.C

RY/BY#

VCC

VSS

VSS

7

5VMAIN

12

SD[0:15] 16,24,51,56,58,60SA[0:19]16,24,51,56,58

0.1uF 10V

C498

D0
D1
D2A2
D3A3
D4A4
D5A5
D6A6
D7A7
D8A8
D9A9

SD1

31

SD2

3324

SD3

3523

SD4

3822

SD5

4021

SD6

4220

SD7

4419
3018
328
347
366
395
414
433

9
10
13
14
16

15

37

27

46

SD0

29

8

9

C C

PMUVCC

123

4

RM134

876

5

100Kx4 1/32W 5%

3VSTD

BLID 24LCDCL#4,56

ARRAY

D D

3VSTD

12

R389

10K 1/16W 5%

SUSSW#4,57 BSRBTN# 24

D94 1SS400

D95 1SS400

E E

Q114

2SK3019

RIOUT#56 BRIOUT# 24

SUSC#11,26,74,76

F F

32

1

SMBCNT224

BSMBCLK12,24,32,41,49

RESERVE

Q113
rDTC144EEA

GND1

G G

BIOS ROM,MISC

1

2

3

4

5

6

版 年 月日設計 調査 承認 変 更 内

設計

7

3VSUS

12

R926

10K 1/16W 5%

R391

r0 1005

容

Reserve

承認調査

8

KBCSCI 24,58

BKBCSCI2 24,65

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

59 81

ｼﾞ

提出先

1

2

3VSUS

3

4

5

6

7

8

9

A A

R392
10K 1/16W 5%

M41

[RS-232]

32

Q14

1

GND1

2SK3019

2 1

GND1

D8

r RB521S-30

Reserve

3VSUS

RTS1#51
DTR1#51
SOUT151

CTSA3,14
DSRA3,14
SINA#3,14
DCDA3,14

C929

1 2

0.1uF 10V

CM21

0.1uFx4 16V

1

8

2

7

3

6

4 5

GND1

B B

SUSA#26,47,74

RIA3,14

R393

2K 1/16W 5%

C C

D D

E E

23

STBY

5

EN#

7

DIN1

8

DIN2

9

DIN3

19

RIN1

18

RIN2

17

RIN3

16

RIN4

15

RIN5

6

C1+

24

C1-

2

C2+

4

C2-

28

C3+

26

C3-

1

VDD

25

VSS

SN75LV4737ADB

GND1 GND1

DOUT1
DOUT2
ROUT3

DOUT1
DOUT2
DOUT3
DOUT4
DOUT5

VCC

GND

22
21
20

10
11
12
13
14

3VSUS

3

27

12

0.1uF 10V

C505

RTSA 3,14
DTRA 3,14
SOUTA# 3,14

CTS1# 51
DSR1# 51
SIN1 24,51
DCD1# 51
RI232# 51,56

RM94

IRQ[0:15]6,24,35,51,58

SD[0:15]16,24,51,56,58,59

IRQ5
IRQ3
IRQ7
IRQ4

IRQ6
IRQ14
IRQ12
IRQ1

SD7

SD3

SD5

SD1

SD0

SD4

SD2

SD6

ARRAY

1
2
3
4

10Kx4 1/32W 5%

RM95

ARRAY

1
2
3
4

10Kx4 1/32W 5%

RM96

ARRAY

10 9

1

2

3

4

5

6

7

8

10Kx8 1/20W 5%

5VMAIN

8
7
6
5

8
7
6
5

5VMAIN

F F

名

ANISE-E2 04

G G

RS232C DRV

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

60 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

1

CN18

RTCBATCN

3VSTD

GND1

1
2

32

R395

10K 1/16W 5%

Q16
2SK3019

LLB# 24

TP28
RTC-BATT

D11

2 1

1SS400

POWERON57

PMUVCC

21

D10

1SS400

1K 1/16W 5%

1 2

2.4K 1/16W 5%

POW1

R399

R400

R396

470K 1/16W

C509

4.7uF 25V

1

RTCVCC

4

3

32

GND1

Q15

SD

G

SI3457DV

R398

47K 1/16W 5%

Q17
2SK3019

TP29

CL1

TP30

CL2

+

GND1

3VSTD

12

C508
15uF 10V

TP27

3VSTD

12

R397

100K 1/16W 5%

12

C513

r2200pF 25V

D13 1SS400

RSMRST# 4,24

RESERVE

21

D9

1SS400

M87

0.01uF 16V

(Td=57ms)

C510

5

VIN

POWERON57

1
2
5
6

C507

0.1uF 25V

12

1

VOUT

43

VORCD

VSS

S-873325BUP-ALA-T2

2

A A

B B

PLLB57,74

C C

D D

E E

GND1 GND1

CL1,CL2は近接させて、部品実装後も接触可能な場所に、配置すること。

F F

名

ANISE-E2 04

G G

3VSTD,RTCVCC,LLB#

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

61 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

RESET

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

62 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

63 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

名

ANISE-E2 04

G G

BLANK

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

64 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

M77

BU9816FV

3VSUS

12

GND1

8

CLK

13

STOPB(RST)

12

AD1

11

AD2

10

AD3

09

AD4

14

VDD

7

GND

SSOP-14pin

Adress : 1001 111x

OD1

OD2

OD3

OD4

SCL

SDA

BU9817FV

A A

C693

0.1uF 10V

5VSUS

12

GND1

1

3

M78

+Vs

GND

LM45CIM3

R643

2

Vo

1 2

2.2K 1/16W 5%

C695

0.1uF 10V

12

GND1

B B

C C

32KCLK24,44,46,57

PWROK24,57

C696

0.1uF 16V

D D

E E

3

4

5

6

2

1

R418

1 2

1K 1/16W 5%

3VMAIN

R642

100K 1/16W 5%

SMBCLK 49,58

SMBDATA 49,58

5VMAIN

R417

10K 1/16W 5%

1 2

ATFINT# 58

R736 r 0 1005

1 2

12

C529

0.1uF 10V

BKBCSCI2 24,59

Q23

4

SD

3

G

SI3457DV

TP31
FANVCC

1
2
5
6

CN19

01

+

02

-

FAN CN

Q61
2SK3019

F F

GND1

KBFANON56

G G

FAN

1

2

3

4

5

GND1

Q24
2SK3019

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

65 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

Anise-E2 POWER

A A

PAGE CONTENTS

66

67

68

B B

69

70

71

72

73

C C

74

75

76

77

78

79

D D

80

POW INDEX

DC-IN

BATTx_CN

POW1,BTxDCHG

BTxVOL

ACON,BTxALM

5VSTB,PMUVCC,VREF

SCONTx

PMU

BUS SW

5VSUS,3VSUS

CPUVCC

CHARGER

CPUVCCP,PLLVCC

5VMAIN,3VMAIN,BAYVCC

DCIN 16V

POW1 16V

BATT1 12V

12VBATT2

CHARGE1 12V

CHARGE2 12V

VAVR 3.3V

VREF1.2

3.3V

4000 mA
(内層分割)

5000 mA
(内層分割)

5000 mA
(内層分割)

5000 mA
(内層分割)

5000 mA
(内層分割)

5000 mA
(内層分割)

10 mA
(1mm)

10 mA
(1mm)

5 mA
(0.5mm)

3VSUS 3.3V

3VMAIN 3.3V

5VSUS 5V

5V5VMAIN

CPUVCC 1.35V

CPUBUSVCC 1.5V

PLLVCCPMUVCC 5V

GND1 0V

2.5V

5000 mA
(内層分割)

3000 mA
(内層分割)

8000 mA
(内層分割)

4000 mA
(内層分割)

12000 mA
(内層分割)

2500 mA
(内層分割)

1000 mA
(3mm)

E E

F F

名

ANISE-E2 04

G G

POW INDEX

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

66 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

D60

EXDCIN

RB053L-30

2 1

2 1

D61
RB053L-30

12

+

C812
47uF 25V

DCIN

TP65
DCIN

B B

GND1

CN23

02

C C

D D

E E

-

+

SUB BAT CN

SUBBATT

GND1

SUBON56

01

TP66

SUBBAT TP

M93

2

VDD

5

CD

3

GND

S-80761SL

OUT

GND1

1

R799

1 2

4

3

470K 1/16W 5%

32

1

32

1

Q74

SD

G

SI3457DV

Q116
2SK3019

Q76
2SK3019

POW1

R798

12

6.8K 1/10W 5%

1
2
5
6

2 1

D62
RB053L-30

32

F F

SUSB77,81

G G

DC-IN

1

2

3

4

5

Q77

1

2SK3019

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

67 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

E E

F F

CN24

1

01

2

02

3

03

4

04

5

05

6

06

7

07

8

08

BAT CN

9

09

10

10

1 2

C816

4.7uF 25V

12

C817

0.1uF 25V

1st BATTERY

GNDA

GND1GND1

※C537のﾊﾟﾀｰﾝは内層で接続せずに表面層 ﾉて CN20

ٛ

と接続すること。

BT2IN7,74

BATTC77

12

C821

4.7uF 25V

1 2

C822

0.1uF 25V

2ND BATTERY

GND1

※C542のﾊﾟﾀｰﾝは内層で接続せずに表面層にて CN7

BATT1

VSENSE1 70,73

SCONT1 73

BATTM1+

BT1IN 74

BT1CLK 75

BT1DAT 75

BATT2

BT2IN 7,74

R802

1 2

100 1/16W 5%

220pF 25V

R808

100 1/16W 5%

220pF 25V

C813

C820

VAVR

12

VAVR

12

R801
10K 1/16W 0.5%

R803

1 2

100 1/16W 5%

220pF 25V

R806
10K 1/16W 0.5%

R807

1 2

100 1/16W 5%

220pF 25V

C815

1 2

GNDA

BT2TEMP 74BATTM2+7

C819

1 2

GNDA

PMUVCC

Q78
TP0610T

3 2

R804

1

1 2

R805

1K 1/16W 5%

Q79

2SK3019

1

Q80
TP0610T

1

R810

1K 1/16W 5%

Q81

2SK3019

1

470K 1/16W

R809

1 2

470K 1/16W

BT1ID 74,75

PMUVCC

BT2ID 74,75

1 2

GND1

1 2

32

GND1

12

3 2

1 2

GND1

1 2

32

BATTM1+ BT1TEMP 74

C814

0.1uF 25V

1 2

C818

0.1uF 25V

1 2

と接続すること。

GND1

名

ANISE-E2 04

G G

BATTx_CN

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

68 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

TP67
GND1

A A

TP70
BATT1

B B

BATT1

12

R813

150 1/16W 0.1%

C C

TP71

GNDA

BATT2

D D

BATT2

R818

150 1/16W 0.1%

1 2

E E

GNDA

R812

1 2

15m 1W 1%

M95

MAX472CSA

1

*SHDN

2 7

NC VCC

3

RS+

4 5

GND SIGN

R817

1 2

15m 1W 1%

M96

MAX472CSA

1

*SHDN

2 7

NC VCC

3

RS+

4 5

GND SIGN

GND1

OUT

RS-

OUT

RS-

R811

1 2

0 1/8W

8

6

12

8

6

1 2

C823

0.1uF 25V

C825

0.1uF 25V

F F

GNDA

12

R814

150 1/16W 0.1%

CHARGE2

R819

150 1/16W 0.1%

1 2

GNDA

TP68
GNDA

CHARGE1

12

R821

6.8K 1/16W 0.1%

R816

6.8K 1/16W 0.1%

1 2

GNDA

D65

2 1

D66

2 1

D68

2 1

D70

2 1

21

C826

4.7uF 10V

D1FH3

D1FH3

21

D1FH3

D1FH3

TP69
POW1

DCIN

C824

4.7uF 10V

2 1

D63
RB053L-30

2 1

D64
RB053L-30

POW1

BT1DCHG 74

BT2DCHG 74

F1

1 2

1.6A 24V

POW2

※
M53,R430～R432は極力近くに配置し、最多距離でパターンをひくこと。

※

1

2

01

02

D67

DAP202K

D69
DAN222

PMUVCC

BT1SIGN 74

3

03

BT2SIGN 74

M54,R435～R437は極力近くに配置し、最短距離でパターンをひくこと。

名

ANISE-E2 04

G G

POW1,BTxDCHG

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

69 81

ｼﾞ

提出先

1

VSENSE168,73

A A

2

R822

1K 1/16W 5%

3

12

4

VAVR

5

6

7

8

9

POW1

R827

100K 1/16W 5%

B B

1 2

C C

R832

POW1

R837

100K 1/16W 5%

1 2

1 2

1K 1/16W 5%

330K 1/16W 0.1%

VSENSE27,73

D D

E E

12

R823
470K 1/10W 0.1%

32

Q82

1

2SK3019

12

C827

470pF 25V

1 2

R830

330K 1/16W 0.1%

GNDA GNDA GNDA

12

R834
470K 1/10W 0.1%

32

Q83

1

2SK3019

R840

1 2

1 2

C830

470pF 25V

1 2

220K 1/16W 5%

M97B

6

6

5

5

TLC27L4CPW

1 2

220K 1/16W 5%

M97C

9

9

10

10

TLC27L4CPW

R826

-

+

R836

-

+

R828

7

7

8

8

1 2

130K 1/16W 0.1%

VS1ALMIN 71

R833

130K 1/16W 0.1%

R838

1 2

130K 1/16W 0.1%

VS2ALMIN 71

VAVR

12

1 2

R824

130K 1/16W 0.1%

12

12

R825

300K 1/16W 0.1%

M97A

2

2

-

+

3

3

TLC27L4CPW

R831

300K 1/16W 0.1%

R835

300K 1/16W 0.1%

M97D

13

13

-

+

12

12

TLC27L4CPW

R841

300K 1/16W 0.1%

12

1

1

12

14

14

R829

200 1/16W 5%

1 2

C828

4.7uF 10V

2 1

12

2 1

BT1VOL 74

R839

200 1/16W 5%

C831

4.7uF 10V

BT2VOL 74

TLC27L4CPW

POW-OP

M97E

GNDA

411

411

12

C829

0.1uF 25V

F F

GNDAGNDAGNDA

名

ANISE-E2 04

G G

BTxVOL

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

70 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

C833

1 2

0.01uF 25V

VREF1.2

VREF1.2

M98B

6

-

+

7

TS3704IP

R844

1 2

51K 1/16W 5%

PMUVCC

M98D

1

ACON 57,74

11

+

-

10

TS3704IP

12 3

VCC

GND

13

VREF1.2

12

GNDA

C832

0.1uF 10V

DCIN

B B

R842

12

12K 1/16W 0.5%

1.2K 1/16W 0.5%

R843

12

C C

GNDA

D D

R845

M98A

4

-

R846

VS1ALMIN70

E E

390K 1/10W 0.5%

12

12

R848

200K 1/16W 0.5%

GNDA

C834

1 2

0.01uF 25V

3.3M 1/16W 5%

+

5

TS3704IP

R849

2

12

BT1ALM 74,78

R847

VS2ALMIN70

12

390K 1/10W 0.5%

R850

200K 1/16W 0.5%

1 2

12

0.01uF 25V

C835

3.3M 1/16W 5%

M98C

9

+

8

-

TS3704IP

12

14

BT2ALM 74,78

GNDA

F F

名

ANISE-E2 04

G G

ACON,BTxALM

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

71 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

TP72

C837

47uF 6.3V

PMUVCC

1 2

GND1GND1GND1

C839

0.1uF 10V

3.5V / 10mA

R851

1 2

27K 1/16W 5%

M100

LM4041DIM3-1.2

1

VREF1.2

23

一点アース

GNDA

1.225V / 50uA

C838

0.1uF 10V

1 2

POW1 PMUVCC

B B

1

D71

1SS226

3

POW-OP

2

1 2

M99

2 3

4

5

C836

0.1uF 25V

S-81235SG-QI

VIN VOUT

GND

1

12

+

一点アース

C C

※C557,C560はS-81235SG-QIの近傍に配置し最短でパターン 凰ﾐくこと。
※C558のGND1とS-81235SG-QIのGND1を一点アース ﾉすること。

ٛ

ٛ

※LM4041DIM3-1.2,R469,C559はM56(TLC3704CPW)の近傍に配置すること。

R852

r 1.8K 1/16W 5%

1 2

5

3.3V / 5mA

VAVR

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

72 81

ｼﾞ

提出先

D D

E E

POW-OP

1 2

GNDA

C840

0.1uF 25V

M101

8 1

INPUT OUTPUT

SENSE

3

SHUTDOWN

4

GND

TAP

FB

ERROR

LP2951CMM-3.3

2

6

7

5

12

GNDA

10uF B 16V

C841

F F

G G

5VSTB,PMUVCC,VREF

1

2

3

4

1

2

3

4

5

6

7

8

9

A A

B B

POW1

D72
DAN222

POW1

01

02

12

03

1

R859

10K 1/16W 5%

R855
10K 1/16W 5%

1 2

32

Q86

2SK3019

SCONT1 68

R854

VSENSE27,70

2.4K 1/16W 5%

4700pF 25V

12

12

C843

GND1

Q85

TP0610T

1

1 2

GND1

Q84

R857

TP0610T

1

12

GND1

32

R853

VSENSE168,70

C C

2.4K 1/16W 5%

4700pF 25V

12

C842

12

GND1

470K 1/16W

D D

32

POW1

R858

470K 1/16W

POW1

01

02

D73
DAN222

12

03

1

R860

10K 1/16W 5%

R856
10K 1/16W 5%

1 2

32

Q87

2SK3019

SCONT2 7

BT1SWON57

GND1

BT2SWON57

GND1

E E

F F

名

ANISE-E2 04

G G

SCONTx

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

73 81

ｼﾞ

提出先

1

4MHz

X6

FAR101

X1

X24001

X2

32.768kHz

X2

X1

A A

X

X7

X

B B

PCURST#57

C C

D D

PMUVCC

1 2

R872

22K 1/16W 5%

E E

F F

01

03

02

GND1

01

04

R867

1K 1/16W 5%

12

12

1 2

2

12

C846

10pF 25V

GND1 GND1

12

R869

51K 1/16W

R871

51K 1/16W

R873

51K 1/16W

C849

4.7uF 10V

1 2

12

C847

10pF 25V

PMUVCC

2 1

GNDA

R861

3.3M 1/16W 5%

C850

0.1uF 10V

3

R866

12

0 1005

C848

4.7uF 10V

PMUVCC

12

0.1uF 10V

GND1 GND1

VAVR

C851

GND1

2 1

GNDA

PMUVCC

4

M102

MB89567
MB89P568

43

X0

44

X1

40

X0A

41

X1A

39

RST

65

C0

64

C1

42

MODA

66

V0

67

V1

68

V2

69

V3

19

AVR

20

AVcc

29

AVss

37

C

53

12

Vcc

13

Vss

SQFP-80pin

P00/AN0
P01/AN1
P02/AN2
P03/AN3
P04/AN4
P05/AN5
P06/AN6
P07/AN7

P10/INT10
P11/INT11
P12/INT12
P13/INT13
P14/INT14
P15/INT15
P16/INT16
P17/INT17

P22/SCK
P23/PPG1
P24/INT20
P25/INT21
P26/INT22
P27/INT23

P40/WTO/TO11

P41/HCK/TO12
P42/PTO1/EC1

P43/PTO2/PPG2

P44/UCK/SCK2

P45/UO/SO2

P46/UI/SI2

P47/PWC

P50/SEG8
P51/SEG9

P52/SEG10
P53/SEG11
P54/SEG12
P55/SEG13
P56/SEG14

P57/SEG15(LLB)

P60/SEG16
P61/SEG17
P62/SEG18
P63/SEG19
P64/SEG20
P65/SEG21
P66/SEG22
P67/SEG23

P30/SCL

P31/SDA

P20/SI

P21/SO

COM0
COM1
COM2
COM3

SEG0
SEG1
SEG2
SEG3
SEG4
SEG5
SEG6
SEG7

28
27
26
25
24
23
22
21

38
36
35
34
33
32
31
30

45
46
47
48
49
50
51
52

56
57
58
59
60
61
62
63

70
71
72
73

74
75
76
77
78
79
80
1

2
3
4
5
6
7
8
9

10
11
12
14
15
16
17
18

54
55

5

PMUD0
PMUD1
PMUD2
PMUD3

SLCDC0
SLCDC1
SLCDC2

SLCDS0
SLCDS1
SLCDS2
SLCDS3
SLCDS4
SLCDS5
SLCDS6
SLCDS7

SLCDS8

BT1VOL 70
BT2VOL 70
BT1TEMP 68
BT2TEMP 68
BT1DCHG 69
BT2DCHG 69

BT1ALM 71,78
BT2ALM 71,78
SUSC# 11,26,59,76
MAINON# 4,57
SUSA# 26,47,60
ACON 57,71

PMUSMI 57
PRM# 57
PARST# 57
PE# 57

ESCL 75
ESDA 75

6

PMUD[0:3] 57

SLCDC[0:2] 4

SLCDS[0:8] 4

PLB 57
PLLB 57,61

0.47uF 10V

C844

BT1SIGN 69
BT2SIGN 69

7

R862

R864 1K 1/16W 5%

12

12

12

C845

0.47uF 10V

GND1

PMUVCC

R868

GND1

12

R865 1K 1/16W 5%

1 2

r 100K 1/16W 5%

12

R870

0 1005

RM133

ARRAY

1
2
3
4

100Kx4 1/32W 5%

RM127

8
7
6
5

100kX4 1/32W 5%

7.5K 1/16W 5%

1 2

8
7
6
5

1
2
3
4

8

PMUVCC

12

R863

7.5K 1/16W 5%

BT1IN 68
BT2IN 7,68

PMUVCC

12

R876

10K 1/16W 5%

PCURDY# 57

BT1ID 68,75
BT2ID 68,75

BT1SWRQ 57
BT2SWRQ 57
MAINCHG 78
CHGHMD 78

9

MB89567

※ X5,X6,C568,C569,R478,R483はMB89567の近くに配置し、最短のパターンで引くこと。

G G

PMU

1

※ MB89567の40,41,43,44ピンはGND1でｶﾞｰﾄﾞすること。

2

3

版 年 月日設計 調査 承認 変 更 内

4

5

6

設計

7

容

承認調査

8

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

74 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

PMUVCC

03

01

3

GND1

1

02

D76

DAP202K

D74

DAN222

B B

BT2CLK7

BT1CLK68

C C

BT2DAT7

BT1DAT68

2

D D

03

D75

DAN222

01

02

1

2

D77

DAP202K

3

BT1ID68,74

BT2ID68,74

GND1

6

5

4

3

10

11

12

13

14

2

1

15

M103

SN74CBT3253

1B1

1B2

1B3

1B4

2B1

2B2

2B3

2B4

S0

S1

OE1#

OE2#

CBT3253

VCC

GND

7

1A

9

2A

16

8

5VSTB

GND1

12

ESCL 74

ESDA 74

C852

0.1uF 10V

E E

F F

名

ANISE-E2 04

G G

BUS SW

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

75 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

C855

5VSUS

4.7uF 10V

TP74
3VSUS

TP73
5VSUS

Q88

uPA1707G
Q89

uPA1707G

Q92

SD

G

uPA1707G

1
2

SD

3

4

G

1
2

SD

3

4

G

G

4

1
2
3

4

567

G

SD

4

GND1

8

12

C859

GND1

22uF 20V

12

+

22uF 20V

GND1GND1

7
6
5

8
7
6
5

+

C860

8
7
6
5

C862

A A

SYNC

C857

22

VL

SHDN

BST5

DH5

LX5

DL5

CS5

FB5

BST3

DH3

LX3

DL3

CS3
FD3

REF

10

C870

0.22uF 10V

GND1

12

18

16

17

19

15
21

25

27

26

24

1
28

R878

0 1005

2 1

4.7uF 10V

POW1

12

C856

0.1uF 25V

B B

00.03.03

C861,C864変更:0.1uF 16V 1005
(CAF85-F1C1003Z)

SUSC#11,26,59,74

GND1

13

3

C C

R880

1 2

100K 1/16W 5%

GND1

D D

1 2

0.01uF 25V

C869

1 2

0.01uF 25V

C868

E E

GND1

F F

4

5

GND1

2

14

00.03.03
C870変更:0.22uF 10V

1608(CAF70-F1A2203Z)

(C761,C762と同じ部品)

ON5

ON3

D1

D2

SS3

SS5

GND1

23

VCC

MAX786

GND

91120

M104

PGND

1 2

GND1

5VSTB

12

F2

12

21

C861

0.1uF 16V

1 2

21

1 2

D78

RB521S-30

D81

RB521S-30

C864

0.1uF 16V

6.3A 60V

F3

1 2

4A 24V

C863

1 2

C858

0.1uF 25V

GND1 GND1

1 2

0.1uF 25V

12

+

22uF 20V

※C575,C576はR512,R514の近傍に配置し、最短でパターンをひくこと。

※C586,R587はR517の近傍に配置し、最短でパターンをひくこと。

※C580,C581はQ35,Q36の近傍に配置し、最短でパターンをひくこと。

※C583,C584はQ41の近傍に配置し、最短でパターンをひくこと。

※Q37,Q38とD32,D33のGND1は一点アースにすること。

※Q42とD36のGND1は一点アースにすること。

※R512,R514からSB3052Pの15,21ピンは最短で等長/等太さでパターンをひくこと。

L11
CEP125-4R0MH

1 2

567

G

4

567

8

Q91

SD

123

uPA1707G

GND1

L12
CEP125-6R0M

1 2

8

Q93

D82

123

2 1

uPA1707G

一点アース

8

Q90

SD

123

uPA1707G

D79

RB151L-40F

2 1

一点アース

R881

1 2

16m 1W 1%

RB151L-40F

2 1

D80

RB151L-40F

R877

20m 1W 1%

R879

20m 1W 1%

12

+

150uF 6.3V

GND1

C865

12

12

12

+

C853

150uF 6.3V

GND1

12

+

C866

150uF 6.3V

5.0V / 7.5A

12

+

C854

150uF 6.3V

3.3V / 5A

2 1

3VSUS

C867

2 1

4.7uF 10V

※R517からSB3052Pの1,28ピンは最短で等長/等太さでパターンをひくこと。

※SB3052Pの16,19,24,27ピンからQ35～Q38,Q41,Q42の4ピンへは最短でパターンをひくこと。

名

ANISE-E2 04

G G

5VSUS,3VSUS

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

76 81

ｼﾞ

提出先

1

て

2

3

4

5

6

7

8

9

5VSUS COREVCCIN

A A

B B

C C

6,32,41,43,54,57,80

D D

E E

F F

G G

A

1736IntVcc

12

Reserve

12

Reserve

R888

R889

CPUVCC

F4

6.3A 60V

COREVCCIN

R884

1

SUSB#

COREVCCIN

160K 1/16W 0.5% res

12

12

C891

0.1uF 25V

68K 1/16W 0.5% res

1

12

12

100K 1/16W 5%

32

Q99

2SK3019

VID028

VID128

VID228

VID328

VID428

VGATE27

1736IntVcc

GND1

12

12

56pF 25V

C892

32

1

GND1

R885 0 1/16W

Reserve

R887 r0 1/16W

C890

330pF 25V

12

R890

33K 1/16W 5%

B

SUSB 67,81

12

Q98

2SK3019

1 2

1 2

R886 0 1/16W

1 2

C893

100pF 25V

GND1

2

C884

5600pF 50V

11

12

13

14

15

17

21

2

6

4

1

3

5

12

C871

+

GND1

M105

RUN/SS

VID0

VID1

VID2

VID3

VID4

PGOOD

EXTVCC

FCB

VIN

Cosc

ITH

SGND

LTC1736

12

C872

+

150uF 6.3V

150uF 6.3V

LTC1736

12

VIDVCC

SENSE+

SENSE-

3

C873

+

BOOST

INTVcc

PGND

Vosens

VFB

150uF 6.3V

TG

SW

BG

567

12

12

C875

C874

0.1uF 25V

4.7uF 25V

8

G

SD

123

4

Q94

uPA1707

G

4

G

567

567

8

SD

uPA1707

Q95

123

4

L13
CEP125-1R0MH

1 2

567

8

SD

Q96

123

8

G

SD

uPA1707

123

4

RB151L-40

RB151L-40

D83

uPA1707

Q97

D84

g1

GND1

d1 d2

21

g2

D86

RB521S-30

F

00.03.03

21

C885変更:0.1uF 16V
1005 (CAF85-F1C1003Z)

00.03.03
抵抗追加:10 1/16W 5%

(CAA30-Q1J10R0J)

12

10 1/16W 5%

R942

12

10 1/16W 5%

R941

D85

24

22

19

23

20

16

18

8

7

10

9

12

12

12

12

RB521S-30

C885

0.1uF 16V

1 2

D87
RB521S-30

2 1

C886

4.7uF 10V

C887

1000pF 25V

330pF 25V

C888

C889

100pF 25V

1736IntVcc

E

【他回路の配線とBの部品・配線について】

パターン・部品下の全層に対し、周波数の早い信号、インピーダンス
の高い信号、重要な信号のパターンをを配線しないこと

4

5

TP75

R882
5m 1W 1%

1 2

R883
10m 1W 1%

1 2

P3=1.35V 11.7A
Ce=1.60V 9.6A

12

12

12

12

+

+

C878

220uF 2.5V(POS)

GND1

C876

4.7uF 10V

220pF 25V

C877

CPUCOREVCC

12

12

+

+

220uF 2.5V(POS)

C880

C879

220uF 2.5V(POS)

C881

CPUCOREVCC

12

+

220uF 2.5V(POS)

C882

220uF 2.5V(POS)

C

H

12

+

C883

220uF 2.5V(POS)

【Hにある部品の配置について】
CPUの周辺にバラして配置すること

【A,B,Cにある部品の配置について】

互いに近傍に配置し、電源制御IC近傍に置くこと
かつ、VIAのことを考慮して部品間隔は広いめにとること

【Bにある部品の配置について】

同一面上に配置すること

【Cにある部品の配置について】

LTC1736と同一面上に配置すること

【Eの部品の配置について】

電源制御ICの接続端子近傍に置くこと

【Fにある部品の配置について】

電源制御ICの接続端子近傍に置くこと

【Aの配線について】

電源ラインで3Aのパターン幅、ビア数で配線すること

【Bの配線について】

電源ライン、平滑コンデンサ±端子で20Aのパターン幅、ビア数で
配線すること

【Cの配線について】

電源ライン、平滑コンデンサ±端子で15Aのパターン幅、ビア数で
配線すること

【dのパワーMosFETのゲート信号の配線について】

電源制御ICに接続する各ゲート信号のパターン幅をそれぞれ

0.5～1.0mmで同一かつ均一で、最短で配線すること

【Eの部品の配線について】

最短でパターンを引くこと
グランドは制御ICの5pinと一点アースすること

【gの下側パワーMosFETとパワーダイオードのグランドへの配線につい

g1,g2はそれぞれ一点アースにてグランドに配線すること
できればg1,g2,g3で一点アースすることが望ましい
また、g1,g2,g3には他のグランドを接続せず直接グランド層に落とすこと
補強のグランドにも接続しないこと

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

77 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

DCIN

Q100

TPC8102

1

8

2

7

22uF 20V

3

4

SD

G

注：

6
5

12

C894

+

B B

M106

1

IN2

12

R905

15K 1/16W 5%

R909

100K 1/16W 5%

32

Q107

2SK3019

1

10

5

6

2

8

7

11

9

3

4

12

12

CTL

-IN5

FB3

VB1

VB2

VB3

VREF

SEL

CT

RT

IN4

PMUVCC

BT1ALM 71,74

MB3814

32

GND1

MAINCHG74

R892

10K 1/16W 5%

12

C898

1 2

0.033uF 50V

C C

C902

0.1uF 25V 20%

1 2

12

12

D D

R901

68K 1/16W 0.5%

E E

CHGHMD74

GND1

1 2

68K 1/16W 0.5%

R896

R902

15K 1/16W 0.5%

1

GND1

1 2

32

Q101

2SK3019

R897

56K 1/16W 0.5%

24K 1/16W 0.5%

R903

1

GND1

12

32

Q102

2SK3019

56K 1/16W 0.5%

R898

R904

24K 1/16W 0.5%

1

12

C906

1 2

R907

1 2

24K 1/16W 0.5%

32

Q105

2SK3019

GND1

F F

GND1

12

0.1uF 25V 20%

C903

0.1uF 25V 20%

1 2

C908

32

12

270pF 25V 5%

1 2

Q106
2SK3019

1

R906

24K 1/16W 0.5%

IN1

VCC

-IN2

FB1

-IN1

GND

OUT

CS

-IN3

FB2

-IN4

IN3

Q103

2SK3019

1

24

20

23

0.033uF 50V

22

21

19

18

17

16

0.033uF 50V

15

14

0.033uF 50V

13

32

C899

12

C901

12

0.033uF 50V

C904

12

C907

1 2

R908

100K 1/16W 5%

Q104

2SK3019

1

R893

1 2

10K 1/16W 5%

R895

1 2

10K 1/16W 5%

R899

1 2

10K 1/16W 5%

R900

10K 1/16W 5%

PMUVCC

12

BT2ALM 71,74

12

1 2

C895

0.1uF 25V 20%

C900

4.7uF 25V

1 2

GND1

C905

0.1uF 25V 20%

1 2

GND1

L14

1 2

CDRH104R-33uH

C896

D89

MBRS130LT3

GND1 GND1

100uF 16V 20%

12

+

12

C897

+

100uF 16V 20%

2 1

D88
RB053L-30

2 1

D90
RB053L-30

R891

1 2

75m 1W 1%

R894

1 2

75m 1W 1%

・M55、ｾﾝｽ抵抗(R475,R480),ﾒｲﾝFET(Q22)は同じ面に配置すること。
・M55の20ﾋﾟﾝにあるC570はﾊﾟｽｺﾝであり、その近傍に配置すること。

・MB55からｾﾝｽ抵抗(R475,R480)へは同長さ、同太さ、最短になるようにひくこと。

CHARGE1

CHARGE2

・Q22のｿｰｽにあるｺﾝﾃﾞﾝｻ(C562,C563)はその近傍に配置すること。

GND1

・M55の18ﾋﾟﾝからQ22のｹﾞｰﾄまでは最短になるように引くこと。

・M55の19ﾋﾟﾝはC57のGND側と一点ｱｰｽ後GND1へ落とすこと。

名

ANISE-E2 04

G G

版 年 月日設計 調査 承認 変 更 内

1

2

3

4

5

6

設計

7

容

承認調査

8

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

78 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

B B

C C

D D

D91

1SS400

M107

NJM2370R05

8

1

2

VIN

CONTROL

GND

VSP-8pin

NJM2370R25

E E

12

C910

0.1uF 10V

GND1

R910

100K 1/16W 5%

1 2

F F

GND1

VOUT

5

3

NC

6

NC

7

NC

4

NB

0.01uF 25V

C941

12

10uF 16V B

C909

1 2

00.03.03

2.5V / 100mA

PLLVCC3VMAIN

C911

0.1uF 10V

1 2

TP76
PLLVCC

C909変更:10uF 16V B(CAF81-R1C1005K)
セラコン追加:0.01uF

25V(CAF34-F1E1002Z)

G G

CPUVCCP,PLLVCC

1

版 年 月日設計 調査 承認 変 更 内

2

3

4

5

6

設計

7

容

承認調査

8

名

ANISE-E2 04

称

図

C1CP051300-X4

番

富士通株式会社

9

ﾍﾟ

|

79 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

A A

SUSB#26,32,41,43,54,57,77 SUSB#26,32,41,43,54,57,77

B B

5VSUS 5VMAIN 3VSUS 3VMAIN

M108

1

1 2

C912

330pF 25V

2

3

4

MB3841

VIN

DLY

CURRENT

SWIN

PWRGOOD

GND

VCC

SWOUT

0.1uF 10V

3VSTD 3VSTD

M109

8

7

6

5

12

C913

1 2

C914

470pF 25V

1

2

3

4

MB3841

VIN

DLY

CURRENT

SWIN

PWRGOOD

SWOUT

GND

VCC

8

7

6

5

0.1uF 10V

C915

12

C C

GND1 GND1 GND1 GND1

D D

5VSUS

C916

21

4.7uF 10V
R911

470K 1/16W

Q108

uPA1815

2
3
6
7

4

1 2

SD

G

1
5
8

BAYVCC

E E

R912

2.2K 1/16W 5%

BAYPOWON57

F F

G G

5VMAIN,3VMAIN

1

2

1 2

32

Q109

1

2SK3019

GND1

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

3

4

5

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

80 81

ｼﾞ

提出先

1

2

3

4

5

6

7

8

9

1.5V/2.5A

A A

B B

3VSUS

F5

12

4A 24V

A

Q110

C921

0.1uF 10V

2
3
6
7

4

uPA1815

SD

G

1
5
8

R913

1 2

12

10uF 16V B

C919

GND1 GND1 GND1 GND1

30m 1W 1%

12

D92

2 1

RB151L-40

L15 CDRH104-4R7MC

1 2

CPUBUSVCC

12

+

C917

220uF 2.5V(POS)

1 2

C918

4.7uF 10V

C920

220PF 25V

1 2

TP77

BUSVCC

TyP.=1.502V

C

B

00.03.03

C917変更:220uF 2.5V (CAG91-D0E2200M)

C C

C922

0.01uF 25V

1 2

R916

12

12

GND1

R914

10K 1/16W 5%

R917

24K 1/16W 0.1%

1 2

M110

1

D D

32

Q112
2SK3019

SUSB67,77

1

12

f

R915

39K 1/16W 5%

12

Ith/Run

2

GND

3

Vfb

LTC1772

e1 e2

C923

220pF 25V 5%

Pgate

6

5

Vin

4

Sns

12

0.1uF 10V

C924

d

2 3

Q111

2SC2412K

1

100K 1/16W 5%

E E

【Aの配線について】

電源ライン、平滑コンデンサ±端子で1Aのパターン幅、ビア数で配線すること

GND1

C925
100pF 25V

12

R918

27K 1/16W 0.1%

1 2

GND1

F3

【Bの配線について】

F F

電源ライン、平滑コンデンサ±端子で3.5Aのパターン幅、ビア数で配線すること

【Cの配線について】

電源ライン、平滑コンデンサ±端子で2.5Aのパターン幅、ビア数で配線すること

【dのパワーMosFETのゲート信号の配線について】

電源制御ICに接続する各ゲート信号のパターン幅をそれぞれ0.5～1.0mmで同一かつ均一で、最短で配線すること

【eの部品の配線について】

最短でパターンを引くこと
グランドは制御ICの2pinと一点アースすること

G G

【他回路の配線とBの部品・配線について】

パターン・部品下の全層に対し、周波数の早い信号、インピーダンス
の高い信号、重要な信号のパターンをを配線しないこと

1

2

3

【A,B,Cにある部品の配置について】

互いに近傍に配置し、電源制御IC近傍に置くこと

【Eの部品の配置について】

電源制御ICの接続端子近傍に置くこと

【Fにある部品の配置について】

電源制御ICの接続端子近傍に置くこと

4

5

名

ANISE-E2 04

称

図

C1CP051300-X4

版 年 月日設計 調査 承認 変 更 内

6

設計

7

容

承認調査

8

番

富士通株式会社

9

ﾍﾟ

|

81 81

ｼﾞ

提出先