Freescale Semiconductor 56F800 User Manual
DSP56F826/827
User Manual
56F800
16-bit Digital Signal Controllers
DSP56F826-827UM
Rev. 3.0
09/2005
freescale.com
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March, 2005
Summary of Changes and Updates:
Clarified SPI Chapter Section 12.9.1.7
Clarified statement in GPIO Chapter immediately aboveTable 8-2
Converted to Freescale look and feel
TABLE OF CONTENTS
Chapter 1
56F826/827 Overview
1.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2 56800 Family Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3 56800 Core Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.3.1 56800 Core Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.4 Architectural Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.5 56F826 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.5.1 56F826 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.5.2 56F826 Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.6 56F827 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.6.1 56F827 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
1.6.2 56F827 Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.7 56F826/827 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.7.1 Data Arithmetic Logic Unit (Data ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.7.2 Address Generation Unit (AGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.7.3 Program Controller and Hardware Looping Unit. . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.7.4 Bit Manipulation Unit (BMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.7.5 Address and Data Buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.7.6 On-Chip Emulation (OnCE) Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.7.7 On-Chip Clock Synthesis (OCCS) Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.7.8 Oscillators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.7.9 Phase Locked Loop (PLL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.7.10 Resets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.7.11 Energy Supply Voltages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.7.12 IPBus Bridge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.8 Memory Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.8.1 Program Flash. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.8.2 Program RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.8.3 Data Flash. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21
1.8.4 Data RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21
1.9 56F826/827 Peripheral Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21
1.10 Peripheral Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22
1.10.1 External Memory Interface (EMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22
1.10.2 Programmable Chip Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22
1.10.3 General-Purpose Input/Output Port (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23
1.10.4 Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-23
1.10.5 COP/Watchdog Timer and Modes of Operation Module. . . . . . . . . . . . . . . . . . . . 1-23
TOC
Freescale Semiconductor Table of Contents - i
1.10.6 JTAG/OnCE Port. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.10.7 Quad Timer Module (TMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.10.8 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25
1.10.9 Serial Communications Interface (SCI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25
1.10.10 Synchronous Serial Interface (SSI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25
1.10.11 Time-of-Day (TOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-26
1.10.12 Peripheral Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-26
Chapter 2
Pin Descriptions
2.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2 Power and Ground Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.3 Clock and Phase Lock Loop Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.4 Address, Data, and Bus Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.5 Quad Timer Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.6 JTAG/OnCE Port Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.7 Synchronous Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.8 Serial Peripheral Interface (SPI) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.9 Serial Communications Interface (SCI)
or Serial Peripheral Interface (SPI0) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.10 Serial Communications Interface (SCI) or
General Purpose Input/Output (GPIO) Signals
(56F827 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.11 Analog-to-Digital Converter (ADC) Signals
(56F827 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
2.12 Programmable Chip Select Signals (56F827 only). . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
2.13 Interrupt and Program Control Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
Chapter 3
Memory and Operating Modes
3.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.2 The 56F826/827 Memory Map Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.3 Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.3.1 Bus Control Register (BCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.3.2 Operating Mode Register (OMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
3.4 Core Configuration Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.5 On-Chip Peripheral Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
3.6 Program Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-27
3.7 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-28
3.7.1 Single Chip Mode: Start-Up (Mode 0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-28
3.7.2 Modes One and Two (Modes 1 and 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
3.7.3 External Mode (Mode 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
56F826/827 User Manual, Rev. 3
Table of Contents - ii Freescale Semiconductor
3.8 Boot Flash Operation – 56F826 Only. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
3.9 Executing Programs from XRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-30
3.10 56800 Reset and Interrupt Vectors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-30
3.11 Memory Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-32
Chapter 4
On-Chip Clock Synthesis (OCCS)
4.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.4.1 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.5 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.5.1 Oscillator Inputs (XTAL, EXTAL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.5.2 External Crystal Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.5.3 Crystal Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.6 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.6.1 PLL Control Register (PLLCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.6.2 PLL Divide-By Register (PLLDB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11
4.6.3 PLL Status Register (PLLSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
4.6.4 CLKO Select Register (CLKOSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.6.5 Clock Operation in the Power-Down Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-15
4.6.6 PLL Recommended Range of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16
4.7 PLL Lock Time Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-18
4.7.1 Lock Time Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-18
4.8 PLL Frequency Lock Detector Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-18
Chapter 5
Interrupt Controller (ITCN)
5.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 Interrupt Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.3 Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.4 Priority Level Register (PLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.5 Interrupt Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.6 Interrupt Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.7 Interrupt Priority Register (IPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.8 Interrupt Request Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.8.1 Synchronous Serial Interface (SSI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.8.2 Serial Peripheral Interface (SPI0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.8.3 Serial Peripheral Interface (SPI1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.8.4 Serial Communications Interface (SCI0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
TOC
Freescale Semiconductor Table of Contents - iii
5.8.5 Serial Communications Interface (SCI1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.8.6 Serial Communications Interface (SCI2) (56F827 Only). . . . . . . . . . . . . . . . . . . . . 5-7
5.8.7 Analog-to-Digital Converter (ADC) (56F827 Only) . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.8.8 Timer Module (TMR A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.8.9 Time-of-Day Module (TOD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.8.10 Combined Interrupt Requests for Port A (GPIOA) . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.11 Combined Interrupt Requests for Port B (GPIOB) . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.12 Combined Interrupt Requests for Port C (GPIOC) . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.13 Combined Interrupt Requests for Port D (GPIOD) . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.14 Combined Interrupt Requests for Port E (GPIOE) (56F826 Only) . . . . . . . . . . . . . 5-8
5.8.15 Combined Interrupt Requests for Port F (GPIOF). . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.16 Combined Interrupt Requests for Port G (GPIOG) (56F827 Only) . . . . . . . . . . . . . 5-8
5.8.17 Data Flash Interface Unit (DFIU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.18 Program Flash Interface Unit (PFIU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.19 Upper Program Flash Interface Unit (PFIU2) (56F827 Only) . . . . . . . . . . . . . . . . . 5-8
5.8.20 Phase Lock Loop Module (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.8.21 Low Voltage Detect (LVD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.9 Priority Level and Vector Assignments. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.10 ITCN Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.11 Priority Level and Vector Assignments. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.12 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
5.12.1 Register Definitions (GPR2–GPR15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
Chapter 6
Flash Memory Interface (FLASH)
6.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.3 Flash Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.4 Program Flash (PFLASH). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.5 Data Flash (DFLASH). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6.6 Boot Flash (BFLASH) 56F826 Only . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.7 Program/Data/Boot Flash Interface Unit Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.8 Program/Data/Boot Flash Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.9 Functional Description of the PFIU, PFIU2, DFIU and BFIU . . . . . . . . . . . . . . . . . . . 6-10
6.10 Flash Programming and Erase Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.10.1 Intelligent Word Programming. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-11
6.10.2 Dumb Word Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6.10.3 Intelligent Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.11 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15
6.11.1 Flash Control Register (FIU_CNTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
6.11.2 Flash Program Enable Register (FIU_PE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.11.3 Flash Erase Enable Register (FIU_EE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
56F826/827 User Manual, Rev. 3
Table of Contents - iv Freescale Semiconductor
6.11.4 Flash Address Register (FIU_ADDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
6.11.5 Flash Data Register (FIU_DATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
6.11.6 Flash Interrupt Enable Register (FIU_IE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-23
6.11.7 Flash Interrupt Source Register (FIU_IS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-23
6.11.8 Flash Interrupt Pending Register (FIU_IP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-25
6.11.9 Flash Clock Divisor Register (FIU_CKDIVISOR) . . . . . . . . . . . . . . . . . . . . . . . . . 6-25
6.11.10 Flash T
ERASE
Limit Register (FIU_TERASEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-26
6.11.11 Flash TME Limit Register (FIU_TMEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-27
6.11.12 Flash T
6.11.13 Flash T
6.11.14 Flash T
6.11.15 Flash T
6.11.16 Flash T
6.11.17 Flash T
Limit Register (FIU_TNVSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-27
NVS
Limit Register (FIU_TPGSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-28
PGS
Limit Register (FIU_TPROGL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-29
PROG
Limit Register (FIU_TNVHL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-30
NVH
Limit Register (FIU_TNVH1L) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-30
NVH1
Limit Register (FIU_TRCVL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31
RCV
6.11.18 Flash Interface Unit Timeout Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-32
6.12 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-32
6.13 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-32
Chapter 7
External Memory Interface (EMI)
7.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.2 External Memory Port Architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.3 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
7.4.1 Bus Control Register (BCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
7.4.2 State of Pins in Different Processing States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
7.5 Programmable Chip-Select (56F827 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.6 Chip Select Features (56F827 Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.7 Programmability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.7.1 Default Function of PCS0 and PCS1 (56F827 Only) . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.8 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
7.8.1 PCS Base Address Registers (PCSBAR0, ... ,PCSBAR7) . . . . . . . . . . . . . . . . . . 7-12
7.8.2 PCS Option Registers (PCSOR0, PCSOR1,..., PCSOR7) . . . . . . . . . . . . . . . . . . 7-15
Chapter 8
General Purpose Input/Output (GPIO)
8.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.3 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.4 Chip Specific Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.5 GPIO Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.6 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
TOC
Freescale Semiconductor Table of Contents - v
8.7 GPIO Programming Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.8 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12
8.8.1 GPIO Pull-Up Enable Register (PUR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14
8.8.2 Data Register (DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-15
8.8.3 Data Direction Register (DDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16
8.8.4 Peripheral Enable Register (PER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16
8.8.5 Interrupt Assert Register (IAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.8.6 Interrupt Enable Register (IENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.8.7 Interrupt Polarity Register (IPOLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.8.8 GPIO Interrupt Pending Register (GPIO_IPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-19
8.8.9 Interrupt Edge Sensitive Register (IESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-19
Chapter 9
Analog-to-Digital Converter (ADC)
9.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.5 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.5.1 Normal Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.5.2 Low Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.5.3 STOP Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.6 Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.7 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9.7.1 Analog Input Pins (AN[0-9]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9.7.2 Voltage Reference (VREF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9.7.3 Supply Pins (VDDA and VSSA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.8 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.8.1 ADC Control Register 1 (ADCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-13
9.8.2 ADC Control Register 2 (ADCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
9.8.3 Zero Crossing Control Register (ADZCC1 and ADZCC2) . . . . . . . . . . . . . . . . . . 9-17
9.8.4 ADC Channel List Registers (ADLST1–ADLST5). . . . . . . . . . . . . . . . . . . . . . . . . 9-18
9.8.5 ADC Sample Disable Register (ADSDIS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-21
9.8.6 ADC Status Registers (ADSTAT1 and ADSTAT2) . . . . . . . . . . . . . . . . . . . . . . . . 9-22
9.8.7 ADC High and Low Limit Status Registers (ADHLSTAT and ADLLSTAT) . . . . . . 9-25
9.8.8 ADC Zero Crossing Status Register (ADZCSTAT) . . . . . . . . . . . . . . . . . . . . . . . . 9-26
9.8.9 ADC Result Registers (ADRSLT0,...,ADRSLT9) . . . . . . . . . . . . . . . . . . . . . . . . . 9-27
9.8.10 Low and High Limit Registers (ADLLMT0–9,..,ADHLMT0–9). . . . . . . . . . . . . . . . 9-29
9.8.11 ADC Offset Registers (ADOFS0–9) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-30
56F826/827 User Manual, Rev. 3
Table of Contents - vi Freescale Semiconductor
Chapter 10
Serial Communications
Interface (SCI)
10.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.4.1 Data Frame Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.4.2 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.4.3 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.4.4 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.5 Special Operating Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
10.5.1 Single-Wire Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
10.5.2 Loop Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-17
10.5.3 Low-Power Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-17
10.6 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-18
10.6.1 SCI Baud Rate Register (SCIBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-19
10.6.2 SCI Control Register (SCICR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-20
10.6.3 SCI Status Register (SCISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-23
10.6.4 SCI Data Register (SCIDR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
10.7 Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
10.8 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
10.9 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.9.1 Transmitter Empty Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.9.2 Transmitter Idle Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.9.3 Receiver Full Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.9.4 Receive Error Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
Chapter 11
Serial Peripheral Interface (SPI)
11.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.3 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.3.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.3.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.4 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.4.1 Master In/Slave Out (MISO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.4.2 Master Out/Slave In (MOSI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.4.3 Serial Clock (SCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
11.4.4 Slave Select (SS
11.5 Transmission Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
Freescale Semiconductor Table of Contents - vii
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
TOC
11.5.1 Data Transmission Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.5.2 Data Shift Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.5.3 Clock Phase and Polarity Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.5.4 Transmission Format When CPHA = 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10
11.5.5 Transmission Format When CPHA = 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.5.6 Transmission Initiation Latency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.6 Transmission Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.7 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
11.7.1 Overflow Error. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
11.7.2 Mode Fault Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-17
11.8 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-18
11.8.1 SPI Status and Control Register (SPSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
11.8.2 SPI Data Size Register (SPDSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-23
11.8.3 SPI Data Receive Register (SPDRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-24
11.8.4 SPI Data Transmit Register (SPDTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-24
11.9 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-25
11.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-26
Chapter 12
Synchronous Serial Interface (SSI)
12.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3
12.2 SSI Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.2.1 SSI Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.2.2 SSI Clock and Frame Sync Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.3 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.4 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.4.1 SSI Transmit Register (STX). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.4.2 SSI Transmit FIFO Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.4.3 SSI Transmit Shift Register (TXSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.4.4 SSI Receive Data Register (SRX). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.4.5 SSI Receive FIFO Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.4.6 SSI Receive Shift Register (RXSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.4.7 SSI Control/Status Register 1 (SCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.4.8 SSI Receive Control Register 2 (SCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18
12.4.9 SSI Transmit and Receive Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23
12.4.10 SSI Time Slot Register (STSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-26
12.4.11 SSI FIFO Control/Status Register (SFCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-27
12.4.12 SSI Option Register (SOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-30
12.5 SSI Data and Control Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-31
12.6 Configuration of the SSI Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-34
12.7 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-35
12.7.1 Normal Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-37
56F826/827 User Manual, Rev. 3
Table of Contents - viii Freescale Semiconductor
12.7.2 Network Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-39
12.7.3 Gated Clock Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-42
12.8 Reset and Initialization Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-43
Chapter 12
Quad Timer Module (TMR)
12.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
12.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
12.3 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
12.4 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
12.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
12.5.1 Counting Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
12.5.2 External Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
12.5.3 OFLAG Output Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
12.5.4 Master Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
12.6 Counting Mode Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
12.6.1 Stop Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
12.6.2 Count Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
12.6.3 Edge Count Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
12.6.4 Gated Count Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
12.6.5 Quad Count Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
12.6.6 Signed Count Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
12.6.7 Triggered Count Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
12.6.8 One-Shot Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
12.6.9 Cascade Count Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9
12.6.10 Pulse Output Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9
12.6.11 Fixed-Frequency PWM Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
12.6.12 Variable Frequency PWM Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
12.6.13 Compare Registers Use . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
12.6.14 Capture Register Use . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
12.7 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
12.7.1 TMR Control Registers (CTRL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13
12.7.2 TMR Status and Control Registers (SCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-16
12.7.3 TMR Compare Register 1 (CMP1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-18
12.7.4 TMR Compare Register 2 (CMP2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-19
12.7.5 TMR Capture Register (CAP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-19
12.7.6 TMR Load Register (LOAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-19
12.7.7 TMR Hold Register (HOLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-20
12.7.8 TMR Counter Register (CNTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-20
12.7.9 TMR Comparator Load Register 1 (CMPLD1)–56F827 Only . . . . . . . . . . . . . . . 13-20
12.7.10 TMR Comparator Load Register 2 (CMPLD2)–56F827 Only . . . . . . . . . . . . . . . 13-21
12.7.11 TMR Comparator Status and Control Register (COMSCR)– 56F827 Only . . . . 13-21
TOC
Freescale Semiconductor Table of Contents - ix
12.8 Timer Group A Functionality. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-22
12.8.1 Timer Group A. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-23
Chapter 13
Time-of-Day (TOD)
13.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3
13.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3
13.3 Counter Operation Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
13.4.1 Scaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
13.4.2 Time Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5
13.5 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5
13.5.1 Stop Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5
13.5.2 TOD Alarms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-6
13.5.3 Alarm Interrupt Flag and Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-6
13.5.4 One-Second Interrupt Flag and Outputs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7
13.6 Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7
13.7 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7
13.7.1 TOD Control Status (TODCS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-9
13.7.2 TOD Clock Scaler (TODCSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-11
13.7.3 TOD Seconds Counter (TODSEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-11
13.7.4 TOD Seconds Alarm Register (TODSAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-12
13.7.5 TOD Minutes Counter (TODMIN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-12
13.7.6 TOD Minutes Alarm Register (TODMAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
13.7.7 TOD Hours Counter (TODHR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
13.7.8 TOD Hours Alarm Register (TODHAL)—Bits 4–0. . . . . . . . . . . . . . . . . . . . . . . . 14-13
13.7.9 TOD Days Counter (TODDAY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-14
13.7.10 TOD Days Alarm Register (TODDAL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-14
Chapter 15
Reset, Low Voltage, Stop and Wait Operations
15.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15.2 Sources of Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15.3 Power-On Reset and Low Voltage Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
15.4 External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.5 Computer Operating Properly (COP) Module. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.6 COP Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.6.1 Timeout Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.6.2 COP After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.6.3 COP in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.6.4 COP in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.7 Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
56F826/827 User Manual, Rev. 3
Table of Contents - x Freescale Semiconductor
15.7.1 COP Control Register (COPCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-9
15.7.2 COP Timeout Register (COPTO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.7.3 COP Service Register (COPSRV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.8 Stop and Wait Mode Disable Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11
15.8.1 System Control Register (SYS_CNTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-12
15.8.2 System Status Register (SYS_STS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13
15.8.3 Most Significant Half of JTAG ID (MSH_ID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-14
15.8.4 Least Significant Half of JTAG ID (LSH_ID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-15
Chapter 16
OnCE Module
16.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3
16.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3
16.3 Combined JTAG/OnCE Interface Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16.4 JTAG/OnCE Port Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16.5 OnCE Module Architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7
16.6 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9
16.7 Command, Status, and Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16.7.1 OnCE Shift Register (OSHR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16.7.2 OnCE Command Register (OCMDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-14
16.7.3 OnCE Decoder (ODEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-15
16.7.4 OnCE Control Register (OCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-16
16.7.5 COP Timer Disable (COPDIS)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-16
16.7.6 OnCE Status Register (OSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-23
16.8 Breakpoint and Trace Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-25
16.8.1 OnCE Breakpoint/Trace Counter Register (OCNTR) . . . . . . . . . . . . . . . . . . . . . 16-25
16.8.2 OnCE Memory Address Latch Register (OMAL) . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16.8.3 OnCE Breakpoint Address Register (OBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16.8.4 OnCE Memory Address Comparator (OMAC) . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16.8.5 OnCE Breakpoint and Trace Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16.9 Pipeline Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-27
16.9.1 OnCE PAB Fetch Register (OPABFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-28
16.9.2 OnCE PAB Decode Register (OPABDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-28
16.9.3 OnCE PAB Execute Register (OPABER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-29
16.9.4 OnCE PAB Change-of-Flow FIFO (OPFIFO) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-29
16.9.5 OnCE PDB Register (OPDBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-29
16.9.6 OnCE PGDB Register (OPGDBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-31
16.9.7 OnCE FIFO History Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-32
16.10 Breakpoint 2 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-34
16.11 Breakpoint Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-35
16.11.1 Programming the Breakpoints. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-39
16.11.2 OnCE Trace Logic Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-40
TOC
Freescale Semiconductor Table of Contents - xi
16.12 The Debug Processing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-41
16.12.1 OnCE Normal, Debug, and Stop Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-42
16.12.2 Entering Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-43
16.13 Accessing the OnCE Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-45
16.13.1 Primitive JTAG Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-45
16.13.2 Entering the JTAG Test-Logic-Reset State. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-45
16.13.3 Loading the JTAG Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-47
16.13.4 Accessing a JTAG Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-49
16.13.5 OnCE Module Low Power Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-56
16.13.6 Resetting the Chip Without Resetting the OnCE Unit. . . . . . . . . . . . . . . . . . . . . 16-56
Chapter 17
JTAG Port
17.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-3
17.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-3
17.3 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-4
17.4 JTAG Port Architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5
17.5 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-6
17.5.1 JTAG Instruction Register (JTAGIR) and Decoder . . . . . . . . . . . . . . . . . . . . . . . . 17-6
17.5.2 JTAG Chip Identification (CID) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-11
17.5.3 JTAG Boundary Scan Register (BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-13
17.5.4 JTAG Bypass Register (JTAGBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-23
17.6 TAP Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-24
17.7 56F826/827 Restrictions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-26
Appendix A
Glossary
A.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A-3
Appendix B
Programmer’s Sheets
1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .C-3
2 Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-3
3 Interrupt, Vector, and Address Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-12
4 Programmer’s Sheets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-13
56F826/827 User Manual, Rev. 3
Table of Contents - xii Freescale Semiconductor
LIST OF FIGURES
1-1 56800 Core Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
1-2 56800 Bus Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1-3 56F826 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1-4 56F827 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
2-1 56F826 Functional Group Pin Allocations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2-2 56F827 Functional Group Pin Allocations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
3-3 56F80x On-Board Address and Data Buses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-33
4-1 OCCS Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4-2 Reference Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4-3 Changing Clock Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4-4 External Crystal Oscillator CircuitExternal Clock Source . . . . . . . . . . . . . . . . . . . . 4-7
4-5 Connecting an External Clock Signal using XTAL . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4-6 OCCS Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4-11 Relationship of IPBus Clock and ZCLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16
4-12 Recommended Design Regions of OCCS PLL Operation . . . . . . . . . . . . . . . . . . 4-17
4-13 PLL Output Frequency vs. Input Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-17
5-2 Extension to the Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5-3 ITCN Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5-4 Group Priority Register 0 (GPR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
6-1 Program Flash Block Integration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6-2 Data Flash Block Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6-3 Boot Flash Block Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6-4 Flash Program Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6-5 FLASH Page Erase Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6-6 Flash Mass Erase Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6-7 FLASH Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
7-1 56F826/827 Input/Output Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7-3 Bus Operation (Read/Write–Zero Wait States). . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6
7-4 Bus Operation (Read/Write–Four Wait States). . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6
7-5 PCS Registers Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12
8-1 Block Diagram Showing GPIO Port Connections for 56F826. . . . . . . . . . . . . . . . . 8-5
8-2 Block Diagram Showing GPIO Port Connections for 56F827. . . . . . . . . . . . . . . . . 8-6
8-3 Bit-Slice View of the GPIO Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8-4 Edge Detector Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8-5 GPIO Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14
LOF
Freescale Semiconductor List of Figures - xiii
9-1 ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9-2 ADC Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9-3 Recommended Circuit for VREFHI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9-6 ADC Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11
9-8 ADC Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-21
9-9 ADC Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-25
9-10 Result Register Data Manipulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-28
10-1 SCI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10-2 SCI Data Frame Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10-3 SCI Transmitter Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7
10-4 SCI Receiver Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10
10-5 Receiver Data Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10-6 Slow Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13
10-7 Fast Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14
10-8 Single-Wire Operation (LOOP = 1, RSRC = 1). . . . . . . . . . . . . . . . . . . . . . . . . . 10-17
10-9 Loop Operation (LOOP = 1, RSRC = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-17
10-10 SCI Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-19
11-1 SPI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11-2 Full Duplex Master/Slave Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11-3 Transmission Format (CPHA = 0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10
11-4 CPHA/SS Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11-5 Transmission Format (CPHA = 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11-6 Transmission Start Delay (Master) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11-7 SPRF/SPTE Interrupt Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
11-8 Missed Read of Overflow Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
11-9 Clearing SPRF When OVRF Interrupt Is Not Enabled . . . . . . . . . . . . . . . . . . . . 11-16
11-10 SPI Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
11-15 SPI Interrupt Request Generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-26
12-1 SSI Input/Output Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12-2 SSI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12-3 SSI Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12-4 SSI Transmit Clock Generator Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12-5 SSI Transmit Frame Sync Generator Block Diagram . . . . . . . . . . . . . . . . . . . . . . 12-7
12-3 SSI Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12-4 SSI Transmit Register (STX). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12-5 Transmit Data Path (TSHFD=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12-6 Transmit Data Path (TSHFD=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12-7 SSI Receive Data Register (SRX). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
56F826/827 User Manual, Rev. 3
List of Figures - xiv Freescale Semiconductor
12-8 Receive Data Path (RSHFD = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12-9 Receive Data Path (RSHFD = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12-10 SSI Control/Status Register 1 (SCSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
12-11 SSI Receive Control Register 2 (SCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18
12-15 SSI Transmit Register (STXCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23
12-16 SSI Receive Control Register (SRXCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-23
12-17 SSI Bit Clock Equation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-25
12-18 SSI Time Slot Register (STSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-27
12-19 SSI FIFO Control/Status Register (SFCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-27
12-20 SSI Option Register (SOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-30
12-21 Asynchronous (SYN=0) SSI Configurations-Continuous Clock . . . . . . . . . . . . . 12-32
12-22 Synchronous SSI Configuration-Continuous and Gated Clock. . . . . . . . . . . . . . 12-33
12-23 Serial Clock and Frame Sync Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-35
12-24 Normal Mode Timing—Continuous Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-38
12-25 Normal Mode Timing—Gated Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-39
12-26 Network Mode Timing—Continuous Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-42
12-1 56F826 Counter/Timer Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
12-2 56F827 Counter/Timer Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
12-3 Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8
12-1 TMR Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-12
13-1 Time-of-Day Counter Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
13-2 TOD Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-9
15-1 Sources of RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15-2 POR and Low Voltage Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15-3 POR Vs. Low-Voltage Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15-6 Stop/Wait Disable Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11
16-1 JTAG/OnCE Port Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16-2 56F80x OnCE Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8
16-3 OnCE Module Registers Accessed From the Core. . . . . . . . . . . . . . . . . . . . . . . 16-12
16-4 OnCE Shift Register (OSHR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16-9 OCR Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-16
16-15 OnCE Breakpoint Control Register 2 (OBCTL2). . . . . . . . . . . . . . . . . . . . . . . . . 16-23
16-16 OnCE Status Register (OSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-23
16-18 OnCE Breakpoint Address Register (OBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16-19 OnCE Breakpoint Address Register 2 (OBAR2). . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16-20 OnCE PAB Fetch Register (OPABFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-28
16-21 OnCE PAB Decode Register (OPABDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-29
16-22 OnCE PDB Register (OPDBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-30
LOF
Freescale Semiconductor List of Figures - xv
16-23 OnCE PDGB Register (OPGDBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-31
16-24 OnCE FIFO History Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-33
16-25 Breakpoint and Trace Counter Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-35
16-26 OnCE Breakpoint Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-36
16-27 Breakpoint 1 Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-37
16-28 Breakpoint 2 Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-38
16-29 Entering the JTAG Test-Logic-Reset State. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-46
16-30 Holding TMS High to Enter Test-Logic-Reset State . . . . . . . . . . . . . . . . . . . . . . 16-46
16-31 Bit Order for JTAG/OnCE Shifting. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-47
16-32 Loading DEBUG_REQUEST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-48
16-33 Shifting Data Through the BYPASS Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-49
16-34 OnCE Shifter Selection State Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-51
16-35 Executing a OnCE Command by Reading the OCR. . . . . . . . . . . . . . . . . . . . . . 16-52
16-36 Executing a OnCE Command by Writing the OCNTR . . . . . . . . . . . . . . . . . . . . 16-53
16-37 OSR Status Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-54
16-38 JTAGIR Status Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-55
17-2 JTAG Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5
17-3 JTAGIR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-7
17-5 JTAGIR Bypass. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-8
17-6 JTAG Chip Identification Register (CID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-11
17-7 Chip Identification Register Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-12
17-10 Boundary Scan Register for 56F826 (BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-13
17-12 JTAG Bypass Register (JTAGBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-24
17-13 TAP Controller State Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-25
56F826/827 User Manual, Rev. 3
List of Figures - xvi Freescale Semiconductor
LIST OF TABLES
0-1 Pin Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xxvi
1-1 Feature Matrix. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1-2 56800 Address and Data Buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
2-1 56F826/827 Functional Group Pin Allocations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2-2 Power Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2-3 Grounds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2-4 Other Supply Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2-5 PLL and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2-6 Address Bus Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2-7 Data Bus Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2-8 Bus Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2-9 Quad Timer Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2-10 JTAG/OnCE Port Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2-11 Dedicated General Purpose Input/Output (GPIO) Signals . . . . . . . . . . . . . . . . . . 2-11
2-12 Synchronous Serial Interface (SSI) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
2-13 Serial Peripheral Interface (SPI1) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2-14 Serial Communications Interface (SCI0 & SCI1) Signals . . . . . . . . . . . . . . . . . . . 2-15
2-15 Serial Communications Interface (SCI2) Signals . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
2-16 Analog-to-Digital Converter Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
2-17 Programmable Chip Selects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
2-18 Interrupt and Program Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
3-1 Chip Memory Configurations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3-2 Program Memory Map for 56F826/827. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3-3 Data Memory Map for 56F826/827 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3-4 Port A Operation with DRV Bit = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3-5 Port A Operation with DRV = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3-6 Programming WSX[3:0] Bits for Wait States. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
3-7 Programming WSP [3:0] Bits for Wait States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8
3-8 Looping Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9
3-9 MAC Unit Outputs With Saturation Mode Enabled (SA=1). . . . . . . . . . . . . . . . . . 3-11
3-10 56800 On-Chip Core Configuration Register Memory Map . . . . . . . . . . . . . . . . . 3-12
3-11 56F826 Data Memory Peripheral Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
3-12 F56827 Data Memory Peripheral Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . 3-15
3-13 System Control Registers Address Map (SYS_BASE = $1000). . . . . . . . . . . . . . 3-15
LOT
Freescale Semiconductor List of Tables - xvii
3-14 Program FLASH Interface Registers Address Map (PFIU_BASE = $1020) . . . . . 3-16
3-15 56F827 Program Flash Interface Unit #2 Registers
Address Map (PFIU2_BASE = $1040) . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16
3-16 Data Flash Interface Unit Registers Address Map (DFIU_BASE = $1060) . . . . . 3-17
3-17 56F826 Boot Flash Interface Unit Registers Address Map
(BFIU_BASE = $1080). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-17
3-18 Interrupt Controller Registers Address Map (ITCN_BASE = $1100) . . . . . . . . . . 3-18
3-19 56F826 Quad Timer A Registers Address Map
(TMRA_BASE = $10A0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19
3-20 56F827 Quad Timer A Registers Address Map
(TMRA_BASE = $1200) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-20
3-21 Time-of-Day Registers Address Map (TOD_BASE = $10C0). . . . . . . . . . . . . . . . 3-21
3-22 SSI Registers Address Map (SSI_BASE = $10E0) . . . . . . . . . . . . . . . . . . . . . . . 3-22
3-23 SCI0 Registers Address Map (SCI0_BASE = $1160). . . . . . . . . . . . . . . . . . . . . . 3-22
3-24 SCI1 Registers Address Map (SCI1_BASE = $1170). . . . . . . . . . . . . . . . . . . . . . 3-22
3-25 56F827 SCI2 Registers Address Map (SCI2_BASE = $1180) . . . . . . . . . . . . . . . 3-22
3-26 SPI0 Registers Address Map (SPI0_BASE = $1140) . . . . . . . . . . . . . . . . . . . . . . 3-23
3-27 SPI1 Registers Address Map (SPI1_BASE = $1150) . . . . . . . . . . . . . . . . . . . . . . 3-23
3-28 COP Registers Address Map (COP_BASE = $1120) . . . . . . . . . . . . . . . . . . . . . . 3-23
3-29 Clock Generation Registers Address Map (CLKGEN_BASE = $10F0) . . . . . . . . 3-23
3-30 GPIO Port A Registers Address Map (GPIOA_BASE = $11A0). . . . . . . . . . . . . . 3-24
3-31 GPIO Port B Registers Address Map (GPIOB_BASE = $11B0). . . . . . . . . . . . . . 3-24
3-32 GPIO Port C Registers Address Map (GPIOC_BASE = $11C0) . . . . . . . . . . . . . 3-24
3-33 GPIO Port D Registers Address Map (GPIOD_BASE = $11D0) . . . . . . . . . . . . . 3-25
3-34 56F826 GPIO Port E Registers Address Map (GPIOE_BASE = $11E0) . . . . . . . 3-25
3-35 56F826 GPIO Port F Registers Address Map (GPIOF_BASE = $11F0) . . . . . . . 3-25
3-36 56F827 GPIO Port G Registers Address Map (GPIOG_BASE = $1240) . . . . . . . 3-26
3-37 56F827 ADC Registers Address Map (ADC_BASE = $12C0) . . . . . . . . . . . . . . 3-26
3-38 56F827 PCS Registers Address Map (PCS_BASE = $1190). . . . . . . . . . . . . . . . 3-27
3-39 Program Memory Chip Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-28
3-40 Loading Program Words . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
3-41 Reset and Interrupt Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-31
3-42 Reset and Interrupt Starting Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-31
4-1 OCCS Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4-2 OCCS Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4-3 On-Chip Clock States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16
5-1 Interrupt Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5-2 Interrupt Vector Source and Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5-3 ITCN Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
56F826/827 User Manual, Rev. 3
List of Tables - xviii Freescale Semiconductor
5-4 ITCN Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
6-1 Truth Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6-2 IFREN Truth Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6-3 Internal FLASH Timing Variables FLASH Timing Relationships. . . . . . . . . . . . . . . 6-5
6-4 Program Flash Main Block Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6-5 Program Flash Information Block Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6-6 Data Flash Main Block Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6-7 Data Flash Information Block Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6-8 Boot Flash Main Block Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6-9 Boot Flash Main Information Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6-10 Flash Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15
6-11 FLASH Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
6-12 IFREN Bit Effect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
7-1 EMI Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
7-2 Programming WSP[3:0] and WSX[3:0] Bits for Wait States . . . . . . . . . . . . . . . . . 7-5
7-3 Port A and PCS Operation with DRV Bit = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7-4 Port A and PCS Operation with DRV Bit = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7-5 EMI Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
7-6 PCS Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7-7 PCSBAR Encoding of the BLKSZ Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-14
7-8 PCSOR Encoding of PCS PS / DS Functionality . . . . . . . . . . . . . . . . . . . . . . . . . 7-17
8-1 GPIO Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8-2 GPIO Interrupt Assert Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8-3 GPIO Registers With Reset Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8-4 GPIO Pull-Up Enable Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8-5 GPIO Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12
8-6 GPIO Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13
8-7 GPIO Data Transfers Between I/O Pad and IPBus. . . . . . . . . . . . . . . . . . . . . . . . 8-20
9-4 ADC Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9-5 ADC Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10
9-7 ADC Input Conversion for Sample Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19
10-1 Example 8-Bit Data Frame Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10-2 Example 9-Bit Data Frame Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10-3 Example Baud Rates (Module Clock = 40MHz) . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10-4 Start Bit Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10-5 Data Bit Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12
10-6 Stop Bit Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12
10-7 Loop Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
LOT
Freescale Semiconductor List of Tables - xix
10-1 SCI Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-18
10-2 SCI Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-19
10-3 SCI Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
11-1 External I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11-2 SPI I/O Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
11-1 SPI Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-18
11-2 SPI Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-19
11-3 SPI Master Baud Rate Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-22
11-4 Data Size. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-24
11-5 SPI Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-26
12-1 SSI Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12-2 SSI Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12-12 SSI Receive Data Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-19
12-13 SSI Transmit Data Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-19
12-14 Frame Sync and Clock Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
12-1 SSI Data Word Lengths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-24
12-2 Chip Clock Rates as a Function of SSI
Bit Clock Frequency and Prescale Modulus . . . . . . . . . . . . . . . . . . . . . . 12-26
12-3 Number of Data Words Available . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-27
12-4 Data FIFO Transmit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-28
12-5 Receive FIFO WaterMark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-28
12-6 Transmit FIFO Empty Flag . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-29
12-7 TFWM Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-29
12-8 SSI Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-36
12-9 SSI Control Bits Requiring Reset Before Change . . . . . . . . . . . . . . . . . . . . . . . 12-44
12-1 TMR Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
12-2 TMR Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
12-3 Capture Register Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-17
13-1 TOD Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7
13-2 TOD Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7
13-3 TOD Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8
15-4 COP/SIM Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
15-5 COP/SIM Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
15-7 Memory Map Controls. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13
16-1 JTAG/OnCE Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6
16-5 Register Select Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-14
16-6 EX Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-15
16-7 GO Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-15
56F826/827 User Manual, Rev. 3
List of Tables - xx Freescale Semiconductor
16-8 R/W Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-15
16-10 Breakpoint Configuration Bits Encoding—Two Breakpoints . . . . . . . . . . . . . . . 16-17
16-11 Event Modifier Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-19
16-12 BS[1:0] Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-21
16-13 Breakpoint Programming with the BS[1:0] and BE[1:0] Bits . . . . . . . . . . . . . . . . 16-22
16-14 BE[1:0] Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-22
16-17 Core Status Bit Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-24
17-1 JTAG Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-4
17-4 JTAGIR Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-7
17-8 JTAG D Codes
JTAG ID code is expressed in hex form, and is calculated as (Version,
Design_Center, Part_Number, Manufacturer_ID,%1) . . . . . . . . . . . . . . . 17-12
17-9 Device ID Register Bit Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-12
17-11 BSR Contents for 56F80x. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-13
D-1 List of Programmer’s Sheets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-13
LOT
Freescale Semiconductor List of Tables - xxi
56F826/827 User Manual, Rev. 3
List of Tables - xxii Freescale Semiconductor
Preface
About This Manual
Features of the 56F826 and 56F82716-bit devices are described in this manual. Details of
Memory, Operating modes, and Peripheral modules are documented here. This manual is
intended to be used with the DSP56800 Family Manual (DSP56800FM), describing the Central
Processing Unit (CPU), programming models, and instruction set details. The Technical Data
Sheet for each part provides electrical specifications as well as timing, pinout, and packaging
descriptions.
Audience
Information in this manual is intended to assist design and software engineers to integrate the
56F826 and/or 56F827 digital signal processors into a design and/or while developing application
software.
Manual Organization
Manual information is organized into chapters by topic.
Chapter 56F826/827 Overview provides a brief overview of the 56F826/827 devices.
Chapter Pin Descriptions describes pins on the 56F826/827 chips and how those pins are
grouped into various interfaces.
Chapter Memory and Operating Modes recounts the On-Chip Memory, structures, registers,
and interfaces.
Chapter On-Chip Clock Synthesis (OCCS) establishes the internal oscillator Phase Lock Loop
(PLL) and timers distribution chain for the 56F826/827.
Chapter Interrupt Controller (ITCN) details the 56F826/827 External Memory Interface also
referenced as Port A.
Chapter Flash Memory Interface (FLASH) describes the Program Flash, Data Flash, and Boot
Flash features and registers.
Chapter External Memory Interface (EMI) provides the External Memory Interface available
on the 56F826/827.
Preface, Rev. 3
Freescale Semiconductor xxiii
Chapter General Purpose Input/Output (GPIO) describes how GPIO pins share package pins
with other peripherals on the chip.
Chapter Analog-to-Digital Converter (ADC) provides data regarding the package feature in
the 56F827 only.
Chapter Serial Communications Interface (SCI) delineates the peripheral’s ability to
communicate with other devices such as codecs, microprocessors, and peripherals to provide the
primary data input path.
Chapter Serial Peripheral Interface (SPI) outlines the ability of the peripheral to communicate
with external devices such as Liquid Crystal Displays (LCDs) and Micro Controller Units
(MCUs).
Chapter Synchronous Serial Interface (SSI) elaborates on the capabilities of SSI as a part of
Port C and how it communicates with devices such as codecs, microprocessors, other devices,
and peripherals providing the primary data input path.
Chapter Quad Timer Module (TMR) expands on the available internal Quad Timer devices,
including features and registers.
Chapter Time-of-Day (TOD) develops instruction about the sequence of counters to track
elapsed time and its ability to track time up to 179.5 years, or 65,535 days, including keeping
track of leap year adjustments.
Chapter Reset, Low Voltage, Stop and Wait Operations is devoted to the on-chip Watchdog
Timer and the real-time interrupt generator and the modes of operation.
Chapter OnCE Module contains the specifics of the 56F826/827 On-Chip Emulation (OnCE™)
module, accessed through the Joint Test Action Group (JTAG) port.
Chapter JTAG Port provides specifics of the 56F826/827 JTAG port.
Chapter Glossary lists an index of abbreviations and acronyms along with their definitions used
in this manual.
Appendix B Programmer’s Sheets offers programming references and master programming
sheets used to program the 56F826/827 registers.
Additional information
• See http//:www.freescale.com/ for the most current BSDL listings.
• See device Techical Data Sheet for package and pin-out information.
56F826/827 User Manual, Rev. 3
xxiv Freescale Semiconductor
Suggested Reading
A list of books is provided here as an aid:
Advanced Topics in Signal Processing, Jae S. Lim and Alan V. Oppenheim (Prentice-Hall:
1988).
Applications of Digital Signal Processing, A. V. Oppenheim (Prentice-Hall: 1978).
Digital Processing of Signals: Theory and Practice, Maurice Bellanger (John Wiley and Sons:
1984).
Digital Signal Processing, Alan V. Oppenheim and Ronald W. Schafer (Prentice-Hall: 1975).
Digital Signal Processing: A System Design Approach, David J. DeFatta, Joseph G. Lucas, and
William S. Hodgkiss (John Wiley and Sons: 1988).
Discrete-Time Signal Processing, A. V. Oppenheim and R.W. Schafer (Prentice-Hall: 1989).
Foundations of Digital Signal Processing and Data Analysis, J. A. Cadzow (Macmillan: 1987).
Handbook of Digital Signal Processing, D. F. Elliott (Academic Press: 1987).
Introduction to Digital Signal Processing, John G. Proakis and Dimitris G. Manolakis
(Macmillan: 1988).
Multirate Digital Signal Processing, R. E. Crochiere and L. R. Rabiner (Prentice-Hall: 1983).
Signal Processing Algorithms, S. Stearns and R. Davis (Prentice-Hall: 1988).
Signal Processing Handbook, C. H. Chen (Marcel Dekker: 1988).
Signal Processing: The Modern Approach, James V. Candy (McGraw-Hill: 1988).
Theory and Application of Digital Signal Processing, Lawrence R. Rabiner and Bernard Gold
(Prentice-Hall: 1975).
Manual Conventions
Conventions used in this manual:
• Bits within registers are always listed from Most Significant Bit (MSB) to Least Significant
Bit (LSB).
• Bits within a register are formatted AA[n:0] when more than one bit is involved in a
description. For purposes of description, the bits are presented as if they are contiguous
within a register. However, this is not always the case. Refer to the programming model
diagrams or to the programmer’s sheets to see the exact location of bits within a register.
• When a bit is described as set, its value is set to one. When a bit is described as cleared, its
value is set to zero.
• Pins, or signals asserted low, made active when pulled to ground, have an overbar above
their name. For example, the SS0
pin is asserted low.
Preface, Rev. 3
Freescale Semiconductor xxv
• Hex values are indicated with a dollar sign ($) preceding the hex value, as follows: $FFFB
is the X memory address for the Interrupt Priority Register (IPR).
• Code examples are displayed in a monospaced font, illustrated below:
BFSET #$0007,X:PCC ; Configure: line 1
; MISO0, MOSI0, SCK0 for SPI master line 2
; ~SS0 as PC3 for GPIO line 3
• Pins, or signals listed in code examples asserted as low have a tilde in front of their names.
In the previous example, line three refers to the SS0
pin, shown as ~SS0.
• The word reset is used in three different contexts in this manual. The word pin is a generic
term for any pin on the chip. They are described as:
— 1) There is a reset pin always written as RESET
— 2) The processor state occurs when the RESET
, in uppercase, using the over bar.
pin is asserted is always written as
Reset.
— 3) The word reset refers to the reset function is written in lowercase with a leading
capital letter as grammar dictates.
• The word pin is a generic term for any pin on the chip.
• The word assert means a high true (active high) signal is pulled high to V
, or a low true
DD
(active low) signal is pulled low to ground.
• The word deassert means a high true signal is pulled low to ground, or a low true signal is
pulled high to V
, illustrated in Table 0-1.
DD
• Shaded areas in registers represents reserved bits. They are written as zero, ensuring future
compatibility.
• Throughout this manual, Data Memory locations are noted as X:$0000 while Program
Memory locations are noted as P:$0000 where $ represents a memory location in hex.
• The PWM value registers are buffered. The value written does not take effect until the
LDOK bit is set and the next PWM load cycle begins. Reading PWMVALx reads value in
a buffer and not necessarily the value the PWM generator is currently using.
Table 0-1. Pin Conventions
V
IL/VOL
IH/VOH
1
OH
OL
Signal/Symbol Logic State Signal State
PIN
PIN False Deasserted
PIN True Asserted VIH/V
PIN False Deasserted VIL/V
1.Values for VIL, VOL, VIH, and VOH are defined by individual product specifications.
xxvi Freescale Semiconductor
True Asserted
56F826/827 User Manual, Rev. 3
Voltage
V
Chapter 1
56F826/827 Overview
56F826/827 Overview, Rev. 3
Freescale Semiconductor 1
56F826/827 User Manual, Rev. 3
2 Freescale Semiconductor
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