Freescale MC9S12NE64 DATA SHEET

MC9S12NE64

Data Sheet

HCS12 Microcontrollers

MC9S12NE64V1 Rev 1.0 09/2004

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MC9S12NE64 Data Sheet

MC9S12NE64V1

Rev 1.0

09/2004

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2004

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Description

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MC9S12NE64 Data Sheet, Rev 1.0

4 Freescale Semiconductor

Device Overview

64K Byte Flash (FTS64K) Block Description

Port Integration Module (PIM) Block Description

Clocks and Reset Generator (CRG) Block Description

Oscillator (OSC) Block Description

16-Bit, 4-Channel Timer (TIM_16B4C) Block Description

Analog-to-Digital Converter (ATD_10B8C) Block Description

Serial Communications Interface (SCI) Block Description

Serial Peripheral Interface (SPI) Block Description

Inter-Integrated Circuit (IIC) Block Description

Ethernet Media Access Controller (EMAC) Block Description

Ethernet Physical Transceiver (EPHY) Block Description

Output Voltage Regulator (VREG_PHY) Block Description

Interrupt (INT) Block Description

Multiplexed External Bus Interface (MEBI) Block Description

Module Mapping Control (MMC) Block Description

Background Debug Module (BDM) Block Description

Debug Module (DBG) Block Description

Electrical Characteristics

Schematic and PCB Layout Design Recommendations

Package Information

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 5

MC9S12NE64 Data Sheet, Rev 1.0

6 Freescale Semiconductor

Contents

Section Number Title Page

Chapter 1

Device Overview

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48

1.1.4 Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

1.1.5 Detailed Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

1.1.6 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

1.2.1 Device Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.2.1.1 112-Pin LQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

1.2.1.2 80-Pin TQFP-EP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

1.2.2 Signal Properties Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

1.2.3 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

1.2.3.1 EXTAL, XTAL — Oscillator Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

1.2.3.2

1.2.3.3 XFC — PLL Loop Filter Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

1.2.3.4 BKGD / MODC /

1.2.3.5 PA[7:0] / ADDR[15:8] / DATA[15:8] — Port A I/O Pins . . . . . . . . . . . . . . . 73

1.2.3.6 PB[7:0] / ADDR[7:0] / DATA[7:0] — Port B I/O Pins . . . . . . . . . . . . . . . . . 74

1.2.3.7 PE7 / NOACC — Port E I/O Pin 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

1.2.3.8 PE6 / IPIPE1/ MODB — Port E I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . . . . . 74

1.2.3.9 PE5 / IPIPE0 / MODA — Port E I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . . . . . 74

1.2.3.10 PE4 / ECLK— Port E I/O Pin 4 / E-Clock Output . . . . . . . . . . . . . . . . . . . . 74

1.2.3.11 PE3 /

1.2.3.12 PE2 / R/

1.2.3.13 PE1 /

1.2.3.14 PE0 /

1.2.3.15 PK7 /

1.2.3.16 PK6 /

1.2.3.17 PK[5:0] / XADDR[19:14] — Port K I/O Pins [5:0] . . . . . . . . . . . . . . . . . . . 76

1.2.3.18 PAD[7:0] / AN[7:0] — Port AD Input Pins [7:0] . . . . . . . . . . . . . . . . . . . . . 76

1.2.3.19 PG7 / KWG7 — Port G I/O Pin 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

1.2.3.20 PG6 / KWG6 / MII_RXER — Port G I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . 76

1.2.3.21 PG5 / KWG5 / MII_RXDV — Port G I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . 76

1.2.3.22 PG4 / KWG4 / MII_RXCLK — Port G I/O Pin 4 . . . . . . . . . . . . . . . . . . . . . 77

RESET — External Reset Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

TAGHI — Background Debug / Tag High / Mode Pin . . 73

TAGLO / LSTRB — Port E I/O Pin 3 / Low-Byte Strobe

(LSTRB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

W — Port E I/O Pin 2 / Read/Write . . . . . . . . . . . . . . . . . . . . . . . . . 75

IRQ — Port E Input Pin 1 / Maskable Interrupt Pin . . . . . . . . . . . . . . 75

XIRQ — Port E input Pin 0 / Non-Maskable Interrupt Pin . . . . . . . . . 75

ECS / ROMCTL — Port K I/O Pin 7 . . . . . . . . . . . . . . . . . . . . . . . . . 75

XCS — Port K I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 7

Section Number Title Page

1.2.3.23 PG3 / KWG3 / MII_RXD3 — Port G I/O Pin 3 . . . . . . . . . . . . . . . . . . . . . . 77

1.2.3.24 PG2 / KWG2 / MII_RXD2 — Port G I/O Pin 2 . . . . . . . . . . . . . . . . . . . . . . 77

1.2.3.25 PG1 / KWG1 / MII_RXD1 — Port G I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . 77

1.2.3.26 PG0 / KWG0 / MII_RXD0 — Port G I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . 77

1.2.3.27 PH6 / KWH6 / MII_TXER — Port H I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . 77

1.2.3.28 PH5 / KWH5 / MII_TXEN — Port H I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . 78

1.2.3.29 PH4 / KWH4 / MII_TXCLK — Port H I/O Pin 4 . . . . . . . . . . . . . . . . . . . . . 78

1.2.3.30 PH3 / KWH3 / MII_TXD3 — Port H I/O Pin 3 . . . . . . . . . . . . . . . . . . . . . . 78

1.2.3.31 PH2 / KWH2 / MII_TXD2 — Port H I/O Pin 2 . . . . . . . . . . . . . . . . . . . . . . 78

1.2.3.32 PH1 / KWH1 / MII_TXD1 — Port H I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . 78

1.2.3.33 PH0 / KWH0 / MII_TXD0 — Port H I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . 78

1.2.3.34 PJ7 / KWJ7 / IIC_SCL — Port J I/O Pin 7 . . . . . . . . . . . . . . . . . . . . . . . . . . 79

1.2.3.35 PJ6 / KWJ6 / IIC_SDA — Port J I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . . . . . 79

1.2.3.36 PJ3 / KWJ3 / MII_COL — Port J I/O Pin 3 . . . . . . . . . . . . . . . . . . . . . . . . . 79

1.2.3.37 PJ2 / KWJ2 / MII_CRS /— Port J I/O Pin 2 . . . . . . . . . . . . . . . . . . . . . . . . . 79

1.2.3.38 PJ1 / KWJ1 / MII_MDIO — Port J I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . . . 79

1.2.3.39 PJ0 / KWJ0 / MII_MDC — Port J I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . . . . 79

1.2.3.40 PL6 — Port L I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

1.2.3.41 PL5 — Port L I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

1.2.3.42 PL4 / COLLED — Port L I/O Pin 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

1.2.3.43 PL3 / DUPLED — Port L I/O Pin 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

1.2.3.44 PL2 / SPDLED — Port L I/O Pin 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

1.2.3.45 PL1 / LNKLED — Port L I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

1.2.3.46 PL0 / ACTLED — Port L I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

1.2.3.47 PS7 / SPI_

1.2.3.48 PS6 / SPI_SCK — Port S I/O Pin 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

1.2.3.49 PS5 / SPI_MOSI — Port S I/O Pin 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

1.2.3.50 PS4 / SPI_MISO — Port S I/O Pin 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

1.2.3.51 PS3 / SCI1_TXD — Port S I/O Pin 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

1.2.3.52 PS2 / SCI1_RXD — Port S I/O Pin 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.53 PS1 / SCI0_TXD — Port S I/O Pin 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.54 PS0 / SCI0_RXD — Port S I/O Pin 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.55 PT[7:4] / IOC1[7:4] — Port T I/O Pins [7:4] . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.56 PHY_TXP — EPHY Twisted Pair Output + . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.57 PHY_TXN — EPHY Twisted Pair Output – . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.58 PHY_RXP — EPHY Twisted Pair Input + . . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.59 PHY_RXN — EPHY Twisted Pair Input – . . . . . . . . . . . . . . . . . . . . . . . . . . 82

1.2.3.60 PHY_RBIAS — EPHY Bias Control Resistor . . . . . . . . . . . . . . . . . . . . . . . 83

1.2.4 Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

1.2.4.1 V

DDX1

Voltage Regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

1.2.4.2 V

DDR/VREGEN

SS — Port S I/O Pin 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

, V

DDX2

, V

SSX1

, V

— Power & Ground Pins for I/O & Internal

SSX2

— Power Pin for Internal Voltage Regulator . . . . . . . . . . . . 83

MC9S12NE64 Data Sheet, Rev 1.0

8 Freescale Semiconductor

Section Number Title Page

1.2.4.3 V

1.2.4.4 V

DD1

DDA

, V

DD2

SSA

, V

SS1

, V

— Core Power Pins . . . . . . . . . . . . . . . . . . . . . . . 83

SS2

— Power Supply Pins for ATD and VREG_PHY . . . . . . . . . . 83

1.2.4.5 PHY_VDDA, PHY_VSSA — Power Supply Pins for EPHY Analog . . . . . 83

1.2.4.6 PHY_VDDRX, PHY_VSSRX — Power Supply Pins for EPHY

Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

1.2.4.7 PHY_VDDTX, PHY_VSSTX — Power Supply Pins for EPHY

Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

1.2.4.8 V

1.2.4.9 V

, VRL — ATD Reference Voltage Input Pins . . . . . . . . . . . . . . . . . . . . . 84

DDPLL

, V

— Power Supply Pins for PLL . . . . . . . . . . . . . . . . . . . . . 84

SSPLL

1.3 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

1.4.1 Chip Conﬁguration Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

1.4.2 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

1.4.2.1 Securing the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

1.4.2.2 Operation of the Secured Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

1.4.2.3 Unsecuring the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

1.5 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

1.5.1 Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

1.5.2 Pseudo Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

1.5.3 Wait . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

1.5.4 Run . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

1.6 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

1.6.1 Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

1.6.2 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

1.6.2.1 Reset Summary Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

1.6.2.2 Effects of Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

1.7 Block Conﬁguration for MC9S12NE64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

1.7.1 V

1.7.2 V

DDR/VREGEN

, V

DD1

DD2

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

, V

SS1

, V

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

SS2

1.7.3 Clock Reset Generator (CRG) Block Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.7.3.1

XCLKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.7.4 Ethernet Media Access Controller (EMAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.7.4.1 EMAC MII External Pin Conﬁguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.7.4.2 EMAC Internal PHY Conﬁguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.7.4.3 Low-Power Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

1.7.5 Ethernet Physical Transceiver (EPHY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

1.7.5.1 Low-Power Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

1.7.6 RAM 8K Block Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 9

Section Number Title Page

Chapter 2

64K Byte Flash (FTS64K) Block Description

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

2.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

2.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

2.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

2.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96

2.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

2.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

2.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

2.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

2.3.2.1 Flash Clock Divider Register (FCLKDIV) . . . . . . . . . . . . . . . . . . . . . . . . . 100

2.3.2.2 Flash Security Register (FSEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

2.3.2.3 RESERVED1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

2.3.2.4 Flash Conﬁguration Register (FCNFG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

2.3.2.5 Flash Protection Register (FPROT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

2.3.2.6 Flash Status Register (FSTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

2.3.2.7 Flash Command Register (FCMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

2.3.2.8 RESERVED2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

2.3.2.9 Flash Address Register (FADDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

2.3.2.10 Flash Data Register (FDATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

2.3.2.11 RESERVED3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

2.3.2.12 RESERVED4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

2.3.2.13 RESERVED5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

2.3.2.14 RESERVED6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

2.4.1 Program and Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

2.4.1.1 Writing the FCLKDIV Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

2.4.1.2 Program and Erase Sequences in Normal Mode . . . . . . . . . . . . . . . . . . . . . 112

2.4.1.3 Valid Flash Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

2.4.1.4 Illegal Flash Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

2.4.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

2.4.3 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

2.4.4 Background Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

2.4.5 Flash Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

2.4.5.1 Unsecuring the Flash via the Backdoor Access Sequence . . . . . . . . . . . . . . 116

2.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

2.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

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10 Freescale Semiconductor

Section Number Title Page

Chapter 3

Port Integration Module (PIM) Block Description

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

3.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

3.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

3.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

3.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

3.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

3.3.2.1 Port T Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

3.3.2.2 Port S Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

3.3.2.3 Port G Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

3.3.2.4 Port H Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

3.3.2.5 Port J Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

3.3.2.6 Port L Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

3.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

3.4.1 I/O Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

3.4.2 Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

3.4.3 Reduced Drive Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

3.4.4 Pull Device Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

3.4.5 Polarity Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

3.4.6 Port T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

3.4.7 Port S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

3.4.8 Port G . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

3.4.8.1 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

3.4.9 Port H . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

3.4.10 Port J . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

3.4.11 Port L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.12 Port A, B, E and BKGD Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.13 External Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.14 Low Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.14.1 Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.14.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.4.14.3 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.5.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

3.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

3.6.1 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

3.6.2 Recovery from Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

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Freescale Semiconductor 11

Section Number Title Page

Chapter 4

Clocks and Reset Generator (CRG) Block Description

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

4.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

4.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

4.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

4.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

4.2.1 V

DDPLL

, V

SSPLL

4.2.2 XFC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

4.2.3

RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

4.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

4.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

4.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

4.3.2.1 CRG Synthesizer Register (SYNR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

4.3.2.2 CRG Reference Divider Register (REFDV) . . . . . . . . . . . . . . . . . . . . . . . . 160

4.3.2.3 Reserved Register (CTFLG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

4.3.2.4 CRG Flags Register (CRGFLG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

4.3.2.5 CRG Interrupt Enable Register (CRGINT) . . . . . . . . . . . . . . . . . . . . . . . . . 162

4.3.2.6 CRG Clock Select Register (CLKSEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

4.3.2.7 CRG PLL Control Register (PLLCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

4.3.2.8 CRG RTI Control Register (RTICTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

4.3.2.9 CRG COP Control Register (COPCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

4.3.2.10 Reserved Register (FORBYP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

4.3.2.11 Reserved Register (CTCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

4.3.2.12 CRG COP Timer Arm/Reset Register (ARMCOP) . . . . . . . . . . . . . . . . . . . 170

4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

4.4.1 Functional Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

4.4.1.1 Phase Locked Loop (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

4.4.1.2 System Clocks Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

4.4.1.3 Clock Monitor (CM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

4.4.1.4 Clock Quality Checker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

4.4.1.5 Computer Operating Properly Watchdog (COP) . . . . . . . . . . . . . . . . . . . . . 177

4.4.1.6 Real-Time Interrupt (RTI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

4.4.2 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.2.1 Normal Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.2.2 Self-Clock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.3 Low Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.3.1 Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.3.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.4.3.3 CPU Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

4.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

4.5.1 Clock Monitor Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

MC9S12NE64 Data Sheet, Rev 1.0

12 Freescale Semiconductor

Section Number Title Page

4.5.2 Computer Operating Properly Watchdog (COP) Reset . . . . . . . . . . . . . . . . . . . . . . . . 190

4.5.3 Power-On Reset, Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

4.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

4.6.1 Real-Time Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

4.6.2 PLL Lock Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

4.6.3 Self-Clock Mode Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

Chapter 5

Oscillator (OSC) Block Description

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

5.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

5.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

5.2.1 V

DDPLL

, V

SSPLL

5.2.2 EXTAL, XTAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

5.2.3 XCLKS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

5.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

5.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

5.4.1 Amplitude Limitation Control (ALC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

5.4.2 Clock Monitor (CM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

5.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

Chapter 6

16-Bit, 4-Channel Timer (TIM_16B4C) Block Description

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

6.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

6.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

6.1.3 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

6.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

6.2.1 IOC7 – Input capture and Output compare channel 7 . . . . . . . . . . . . . . . . . . . . . . . . . 198

6.2.2 IOC6 – Input Capture and Output Compare Channel 6 . . . . . . . . . . . . . . . . . . . . . . . 199

6.2.3 IOC5 – Input Capture and Output Compare Channel 5 . . . . . . . . . . . . . . . . . . . . . . . 199

6.2.4 IOC4 – Input Capture and Output Compare Channel 4 . . . . . . . . . . . . . . . . . . . . . . . 199

6.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

6.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

6.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

6.3.2.1 Timer Input Capture/Output Compare Select (TIOS) . . . . . . . . . . . . . . . . . 200

6.3.2.2 Timer Compare Force Register (CFORC) . . . . . . . . . . . . . . . . . . . . . . . . . . 201

6.3.2.3 Output Compare 7 Mask Register (OC7M) . . . . . . . . . . . . . . . . . . . . . . . . . 201

6.3.2.4 Output Compare 7 Data Register (OC7D) . . . . . . . . . . . . . . . . . . . . . . . . . . 202

6.3.2.5 Timer Count Register (TCNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

6.3.2.6 Timer System Control Register 1 (TSCR1) . . . . . . . . . . . . . . . . . . . . . . . . . 203

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 13

Section Number Title Page

6.3.2.7 Timer Toggle On Overﬂow Register 1 (TTOV) . . . . . . . . . . . . . . . . . . . . . . 204

6.3.2.8 Timer Control Register 1 (TCTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

6.3.2.9 Timer Control Register 3 (TCTL3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

6.3.2.10 Timer Interrupt Enable Register (TIE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

6.3.2.11 Timer System Control Register 2 (TSCR2) . . . . . . . . . . . . . . . . . . . . . . . . . 206

6.3.2.12 Main Timer Interrupt Flag 1 (TFLG1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

6.3.2.13 Main Timer Interrupt Flag 2 (TFLG2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

6.3.2.14 Timer Input Capture/Output Compare Registers (TC4 – TC7) . . . . . . . . . . 208

6.3.2.15 16-Bit Pulse Accumulator Control Register (PACTL) . . . . . . . . . . . . . . . . 209

6.3.2.16 Pulse Accumulator Flag Register (PAFLG) . . . . . . . . . . . . . . . . . . . . . . . . . 210

6.3.2.17 Pulse Accumulators Count Registers (PACNT) . . . . . . . . . . . . . . . . . . . . . . 211

6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

6.4.1 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

6.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.4.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.4.4 Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

6.4.4.1 Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

6.4.4.2 Gated Time Accumulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

6.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

6.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

6.6.1 Channel [7:4] Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

6.6.2 Pulse Accumulator Input Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

6.6.3 Pulse Accumulator Overﬂow Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

6.6.4 Timer Overﬂow Interrupt (TOF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

Chapter 7

Analog-to-Digital Converter (ATD_10B8C)

Block Description

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

7.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

7.1.2.1 Conversion Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

7.1.2.2 MCU Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

7.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

7.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

7.2.1 ANx (x = 7, 6, 5, 4, 3, 2, 1, 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

7.2.2 ETRIG3, ETRIG2, ETRIG1, ETRIG0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

7.2.3 V

7.2.4 V

7.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

7.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

7.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

14 Freescale Semiconductor

, VRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

DDA

, V

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

SSA

MC9S12NE64 Data Sheet, Rev 1.0

Section Number Title Page

7.3.2.1 ATD Control Register 0 (ATDCTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

7.3.2.2 ATD Control Register 1 (ATDCTL1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

7.3.2.3 ATD Control Register 2 (ATDCTL2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

7.3.2.4 ATD Control Register 3 (ATDCTL3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

7.3.2.5 ATD Control Register 4 (ATDCTL4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

7.3.2.6 ATD Control Register 5 (ATDCTL5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

7.3.2.7 ATD Status Register 0 (ATDSTAT0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

7.3.2.8 Reserved Register (ATDTEST0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

7.3.2.9 ATD Test Register 1 (ATDTEST1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

7.3.2.10 ATD Status Register 1 (ATDSTAT1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

7.3.2.11 ATD Input Enable Register (ATDDIEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

7.3.2.12 Port Data Register (PORTAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

7.3.2.13 ATD Conversion Result Registers (ATDDRx) . . . . . . . . . . . . . . . . . . . . . . 235

7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

7.4.1 Analog Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

7.4.1.1 Sample and Hold Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

7.4.1.2 Analog Input Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

7.4.1.3 Sample Buffer Ampliﬁer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

7.4.1.4 Analog-to-Digital (A/D) Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

7.4.2 Digital Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

7.4.2.1 External Trigger Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

7.4.2.2 General Purpose Digital Input Port Operation . . . . . . . . . . . . . . . . . . . . . . . 238

7.4.2.3 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

7.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

7.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

Chapter 8

Serial Communications Interface (SCI) Block Description

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

8.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

8.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

8.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

8.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

8.2.1 SCI_TXD — SCI Transmit Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

8.2.2 SCI_RXD — SCI Receive Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

8.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

8.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

8.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

8.3.2.1 SCI Baud Rate Registers (SCIBDH, SCIBDL) . . . . . . . . . . . . . . . . . . . . . . 245

8.3.2.2 SCI Control Register 1 (SCICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

8.3.2.3 SCI Control Register 2 (SCICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

8.3.2.4 SCI Status Register 1 (SCISR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 15

Section Number Title Page

8.3.2.5 SCI Status Register 2 (SCISR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

8.3.2.6 SCI Data Registers (SCIDRH, SCIDRL) . . . . . . . . . . . . . . . . . . . . . . . . . . 252

8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

8.4.1 Infrared Interface Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

8.4.1.1 Infrared Transmit Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

8.4.1.2 Infrared Receive Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

8.4.2 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255

8.4.3 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

8.4.4 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

8.4.4.1 Transmitter Character Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

8.4.4.2 Character Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

8.4.4.3 Break Characters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

8.4.4.4 Idle Characters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

8.4.5 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

8.4.5.1 Receiver Character Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

8.4.5.2 Character Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

8.4.5.3 Data Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

8.4.5.4 Framing Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

8.4.5.5 Baud Rate Tolerance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

8.4.5.6 Receiver Wakeup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

8.4.6 Single-Wire Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

8.4.7 Loop Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

8.4.8 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

8.4.9 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.9.1 Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.9.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.9.3 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.10 Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.10.1 System Level Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.10.2 Interrupt Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

8.4.10.3 Recovery from Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

8.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

8.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

8.6.1 TDRE Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

8.6.2 TC Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

8.6.3 RDRF Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

8.6.4 OR Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

8.6.5 IDLE Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

MC9S12NE64 Data Sheet, Rev 1.0

16 Freescale Semiconductor

Section Number Title Page

Chapter 9

Serial Peripheral Interface (SPI) Block Description

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

9.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

9.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

9.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

9.2.1 SPI_MOSI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

9.2.2 SPI_MISO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

9.2.3 SPI_

9.2.4 SPI_SCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

9.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

9.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

9.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

9.3.2.1 SPI Control Register 1 (SPICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

9.3.2.2 SPI Control Register 2 (SPICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

9.3.2.3 SPI Baud Rate Register (SPIBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

9.3.2.4 SPI Status Register (SPISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

9.3.2.5 SPI Data Register (SPIDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

9.4.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

9.4.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

9.4.3 Transmission Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

9.4.4 Clock Phase and Polarity Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

9.4.5 CPHA = 0 Transfer Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

9.4.6 CPHA = 1 Transfer Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

9.4.7 SPI Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

9.4.8 Special Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

9.4.8.1

9.4.8.2 Bidirectional Mode (MOMI or SISO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

9.4.9 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

9.4.9.1 Mode Fault Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

9.4.10 Low Power Mode Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

9.4.10.1 SPI in Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

9.4.10.2 SPI in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

9.4.10.3 SPI in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

9.4.10.4 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

9.4.10.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

SS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

SS Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 17

Section Number Title Page

Chapter 10

Inter-Integrated Circuit (IIC) Block Description

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

10.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

10.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

10.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

10.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

10.2.1 IIC_SCL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

10.2.2 IIC_SDA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

10.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

10.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

10.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

10.3.2.1 IIC Address Register (IBAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299

10.3.2.2 IIC Frequency Divider Register (IBFD) . . . . . . . . . . . . . . . . . . . . . . . . . . . 300

10.3.2.3 IIC Control Register (IBCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

10.3.2.4 IIC Status Register (IBSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

10.3.2.5 IIC Data I/O Register (IBDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

10.4.1 I-Bus Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

10.4.1.1 START Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

10.4.1.2 Slave Address Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

10.4.1.3 Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

10.4.1.4 STOP Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

10.4.1.5 Repeated START Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

10.4.1.6 Arbitration Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

10.4.1.7 Clock Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313

10.4.1.8 Handshaking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.4.1.9 Clock Stretching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.4.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.4.2.1 Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.4.2.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.4.2.3 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.5.1 IIC Programming Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.5.1.1 Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.5.1.2 Generation of START . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

10.5.1.3 Post-Transfer Software Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

10.5.1.4 Generation of STOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

10.5.1.5 Generation of Repeated START . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

10.5.1.6 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

10.5.1.7 Arbitration Lost . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

10.6 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

10.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

MC9S12NE64 Data Sheet, Rev 1.0

18 Freescale Semiconductor

Section Number Title Page

Chapter 11

Ethernet Media Access Controller (EMAC) Block Description

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

11.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321

11.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

11.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

11.2.1 MII_TXCLK — MII Transmit Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

11.2.2 MII_TXD[3:0] — MII Transmit Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

11.2.3 MII_TXEN — MII Transmit Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

11.2.4 MII_TXER — MII Transmit Coding Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

11.2.5 MII_RXCLK — MII Receive Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

11.2.6 MII_RXD[3:0] — MII Receive Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

11.2.7 MII_RXDV — MII Receive Data Valid . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

11.2.8 MII_RXER — MII Receive Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

11.2.9 MII_CRS — MII Carrier Sense . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

11.2.10 MII_COL — MII Collision . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

11.2.11 MII_MDC — MII Management Data Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

11.2.12 MII_MDIO — MII Management Data Input/Output . . . . . . . . . . . . . . . . . . . . . . . . . 325

11.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

11.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

11.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

11.3.2.1 Network Control (NETCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

11.3.2.2 Receive Control and Status (RXCTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

11.3.2.3 Transmit Control and Status (TXCTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

11.3.2.4 Ethertype Control (ETCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

11.3.2.5 Programmable Ethertype (ETYPE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

11.3.2.6 PAUSE Timer Value and Counter (PTIME) . . . . . . . . . . . . . . . . . . . . . . . . 333

11.3.2.7 Interrupt Event (IEVENT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

11.3.2.8 Interrupt Mask (IMASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

11.3.2.9 Software Reset (SWRST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

11.3.2.10 MII Management PHY Address (MPADR) . . . . . . . . . . . . . . . . . . . . . . . . . 337

11.3.2.11 MII Management Register Address (MRADR) . . . . . . . . . . . . . . . . . . . . . . 337

11.3.2.12 MII Management Write Data (MWDATA) . . . . . . . . . . . . . . . . . . . . . . . . . 337

11.3.2.13 MII Management Read Data (MRDATA) . . . . . . . . . . . . . . . . . . . . . . . . . . 338

11.3.2.14 MII Management Command and Status (MCMST) . . . . . . . . . . . . . . . . . . 338

11.3.2.15 Ethernet Buffer Conﬁguration (BUFCFG) . . . . . . . . . . . . . . . . . . . . . . . . . 340

11.3.2.16 Receive A End-of-Frame Pointer (RXAEFP) . . . . . . . . . . . . . . . . . . . . . . . 341

11.3.2.17 Receive B End-of-Frame Pointer (RXBEFP) . . . . . . . . . . . . . . . . . . . . . . . 341

11.3.2.18 Transmit End-of-Frame Pointer (TXEFP) . . . . . . . . . . . . . . . . . . . . . . . . . . 341

11.3.2.19 Multicast Hash Table (MCHASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

11.3.2.20 MAC Unicast Address (MACAD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

11.3.2.21 Miscellaneous (EMISC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 19

Section Number Title Page

11.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

11.4.1 Ethernet Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

11.4.1.1 Preamble and SFD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

11.4.1.2 Address Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

11.4.1.3 Type/Length Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

11.4.1.4 Data Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

11.4.1.5 Frame Check Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

11.4.1.6 End-of-Frame Delimiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

11.4.1.7 Interframe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

11.4.2 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

11.4.2.1 Address Recognition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349

11.4.2.2 Type/Length Recognition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350

11.4.3 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352

11.4.3.1 Interframe Gap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352

11.4.3.2 Deferring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

11.4.3.3 Collision Detection and Backoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

11.4.4 Ethernet Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

11.4.4.1 Receive Ethernet Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

11.4.4.2 Transmit Ethernet Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

11.4.5 Full-Duplex Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

11.4.5.1 MAC Flow Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

11.4.5.2 Hardware Generated PAUSE Control Frame Transmission . . . . . . . . . . . . 356

11.4.5.3 PAUSE Control Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

11.4.6 MII Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

11.4.6.1 Frame Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

11.4.6.2 Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

11.4.6.3 Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

11.4.7 Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

11.4.8 Software Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

11.4.9 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

11.4.10 Debug and Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

Chapter 12

Ethernet Physical Transceiver (EPHY) Block Description

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

12.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

12.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

12.2 External Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

12.2.1 PHY_TXP — EPHY Twisted Pair Output + . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

12.2.2 PHY_TXN — EPHY Twisted Pair Output – . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

12.2.3 PHY_RXP — EPHY Twisted Pair Input + . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

12.2.4 PHY_RXN — EPHY Twisted Pair Input – . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

MC9S12NE64 Data Sheet, Rev 1.0

20 Freescale Semiconductor

Section Number Title Page

12.2.5 PHY_RBIAS — EPHY Bias Control Resistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

12.2.6 PHY_VDDRX, PHY_VSSRX — Power Supply Pins for EPHY Receiver . . . . . . . . 364

12.2.7 PHY_VDDTX, PHY_VSSTX — Power Supply Pins for EPHY Transmitter . . . . . . 364

12.2.8 PHY_VDDA, PHY_VSSA — Power Supply Pins for EPHY Analog . . . . . . . . . . . . 364

12.2.9 COLLED — Collision LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

12.2.10 DUPLED — Duplex LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

12.2.11 SPDLED — Speed LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

12.2.12 LNKLED — Link LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

12.2.13 ACTLEC — Activity LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

12.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

12.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

12.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

12.3.2.1 Ethernet Physical Transceiver Control Register 0 (EPHYCTL0) . . . . . . . . 365

12.3.2.2 Ethernet Physical Transceiver Control Register 1 (EPHYCTL1) . . . . . . . . 366

12.3.2.3 Ethernet Physical Transceiver Status Register (EPHYSR) . . . . . . . . . . . . . 367

12.3.3 MII Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

12.3.3.1 EPHY Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368

12.3.3.2 Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

12.3.3.3 EPHY Identiﬁer Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

12.3.3.4 EPHY Identiﬁer Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372

12.3.3.5 Auto-Negotiate (A/N) Advertisement Register . . . . . . . . . . . . . . . . . . . . . . 373

12.3.3.6 Auto Negotiation Link Partner Ability (Base Page) . . . . . . . . . . . . . . . . . . 374

12.3.3.7 Auto Negotiation Link Partner Ability (Next Page) . . . . . . . . . . . . . . . . . . 375

12.3.3.8 Auto-Negotiation Expansion Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376

12.3.3.9 Auto Negotiation Next Page Transmit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

12.3.4 PHY-Speciﬁc Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378

12.3.4.1 Interrupt Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378

12.3.4.2 Proprietary Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379

12.3.4.3 Proprietary Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381

12.4.1 Power Down/Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382

12.4.2 Auto-Negotiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

12.4.3 10BASE-T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385

12.4.4 100BASE-TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387

12.4.4.1 Sublayers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388

12.4.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390

12.4.5.1 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390

12.4.5.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391

12.4.5.3 MII Power Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 21

Section Number Title Page

Chapter 13

Output Voltage Regulator (VREG_PHY)

Block Description

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

13.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

13.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

13.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

13.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394

13.2.1 V

13.2.2 V

13.2.3 V

13.2.4 V

13.2.5 V

13.2.6 V

DDR,VDDRAUX1,2,3

, V

DDA

, VSS — Regulator Output1 (Core Logic) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395

DDPLL

DDAUX1,2,3

REGEN

— Regulator Reference Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395

SSA

, V

SSPLL

, V

— Optional Regulator Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

, V

— Regulator Output2 (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

SSAUX1,2,3

13.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

13.4.1 REG — Regulator Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396

13.4.1.1 Full Performance Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.4.1.2 Reduced Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.4.2 POR — Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.4.3 LVR — Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.4.4 CTRL — Regulator Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.5.1 Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

13.5.2 Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398

13.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398

— Regulator Power Inputs . . . . . . . . . . . . . . . . . . . . . . . 395

SSR

— Regulator Output3,4,5 . . . . . . . . . . . . . . . . . . . . . . . . . 396

Chapter 14

Interrupt (INT) Block Description

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

14.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

14.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

14.1.2.1 Normal Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

14.1.2.2 Special Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

14.1.2.3 Emulation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

14.1.3 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

14.1.3.1 Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

14.1.3.2 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

14.1.3.3 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

14.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

14.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

MC9S12NE64 Data Sheet, Rev 1.0

22 Freescale Semiconductor

Section Number Title Page

14.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402

14.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402

14.3.2.1 Interrupt Test Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402

14.3.2.2 Interrupt Test Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403

14.3.2.3 Highest Priority I Interrupt (Optional) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404

14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404

14.4.1 Interrupt Exception Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404

14.4.1.1 Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

14.4.1.2 Highest Priority I-Bit Maskable Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . 405

14.4.1.3 Interrupt Priority Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

14.4.2 Reset Exception Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

14.4.3 Exception Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

Chapter 15

Multiplexed External Bus Interface (MEBI)

Block Description

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407

15.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408

15.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409

15.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410

15.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

15.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

15.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

15.3.2.1 Port A Data Register (PORTA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

15.3.2.2 Port B Data Register (PORTB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415

15.3.2.3 Data Direction Register A (DDRA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415

15.3.2.4 Data Direction Register B (DDRB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

15.3.2.5 Reserved Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417

15.3.2.6 Port E Data Register (PORTE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417

15.3.2.7 Data Direction Register E (DDRE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418

15.3.2.8 Port E Assignment Register (PEAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419

15.3.2.9 Mode Register (MODE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

15.3.2.10 Pull-Up Control Register (PUCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424

15.3.2.11 Reduced Drive Register (RDRIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426

15.3.2.12 External Bus Interface Control Register (EBICTL) . . . . . . . . . . . . . . . . . . 427

15.3.2.13 Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428

15.3.2.14 IRQ Control Register (IRQCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428

15.3.2.15 Port K Data Register (PORTK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429

15.3.2.16 Port K Data Direction Register (DDRK) . . . . . . . . . . . . . . . . . . . . . . . . . . . 430

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 23

Section Number Title Page

15.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431

15.4.1 External Bus Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431

15.4.1.1 Detecting Access Type from External Signals . . . . . . . . . . . . . . . . . . . . . . . 431

15.4.1.2 Stretched Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431

15.4.2 External Data Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

15.4.2.1 Internal Visibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

15.4.2.2 Secure Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

15.4.3 Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

15.4.3.1 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

15.4.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

Chapter 16

Module Mapping Control (MMC) Block Description

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

16.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

16.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

16.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

16.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

16.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

16.3.2.1 Initialization of Internal RAM Position Register (INITRM) . . . . . . . . . . . . 437

16.3.2.2 Initialization of Internal Registers Position Register (INITRG) . . . . . . . . . 438

16.3.2.3 Initialization of Internal EEPROM Position Register (INITEE) . . . . . . . . . 438

16.3.2.4 Miscellaneous System Control Register (MISC) . . . . . . . . . . . . . . . . . . . . . 439

16.3.2.5 Reserved Test Register 0 (MTST0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440

16.3.2.6 Reserved Test Register 1 (MTST1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

16.3.2.7 Memory Size Register 0 (MEMSIZ0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441

16.3.2.8 Memory Size Register 1 (MEMSIZ1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442

16.3.2.9 Program Page Index Register (PPAGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444

16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445

16.4.1 Bus Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445

16.4.2 Address Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445

16.4.2.1 Select Priority and Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . 446

16.4.2.2 Emulation Chip Select Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

16.4.2.3 External Chip Select Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447

16.4.3 Memory Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447

16.4.3.1 CALL and Return from Call Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . 448

16.4.3.2 Extended Address (XAB19:14) and ECS Signal Functionality . . . . . . . . . 449

MC9S12NE64 Data Sheet, Rev 1.0

24 Freescale Semiconductor

Section Number Title Page

Chapter 17

Background Debug Module (BDM) Block Description

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

17.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

17.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

17.1.2.1 Regular Run Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

17.1.2.2 Secure Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

17.1.2.3 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

17.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

17.2.1 Background Interface Pin (BKGD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

17.2.2 High Byte Instruction Tagging Pin (

17.2.3 Low Byte Instruction Tagging Pin (

17.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456

17.3.1 BDM Status Register (BDMSTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457

17.3.2 BDM CCR Holding Register (BDMCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459

17.3.3 BDM Internal Register Position Register (BDMINR) . . . . . . . . . . . . . . . . . . . . . . . . 460

17.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460

17.4.1 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

17.4.2 Enabling and Activating BDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

17.4.3 BDM Hardware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462

17.4.4 Standard BDM Firmware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463

17.4.5 BDM Command Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464

17.4.6 BDM Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

17.4.7 Serial Interface Hardware Handshake Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469

17.4.8 Hardware Handshake Abort Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471

17.4.9 SYNC — Request Timed Reference Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474

17.4.10 Instruction Tracing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474

17.4.11 Instruction Tagging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475

17.4.12 Serial Communication Time-Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475

TAGHI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

TAGLO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

Chapter 18

Debug Module (DBG) Block Description

18.1 Introduction to the Debug (DBG) Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477

18.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479

18.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481

18.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

18.3 Memory Map and Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

18.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

18.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483

18.3.2.1 Debug Control Register 1 (DBGC1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483

18.3.2.2 Debug Status and Control Register (DBGSC) . . . . . . . . . . . . . . . . . . . . . . . 485

18.3.2.3 Debug Trace Buffer Register (DBGTB) . . . . . . . . . . . . . . . . . . . . . . . . . . . 486

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 25

Section Number Title Page

18.3.2.4 Debug Count Register (DBGCNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487

18.3.2.5 Debug Comparator C Extended Register (DBGCCX) . . . . . . . . . . . . . . . . 488

18.3.2.6 Debug Comparator C Register (DBGCC) . . . . . . . . . . . . . . . . . . . . . . . . . . 489

18.3.2.7 Debug Control Register 2 (DBGC2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

18.3.2.8 Debug Control Register 3 (DBGC3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491

18.3.2.9 Debug Comparator A Extended Register (DBGCAX) . . . . . . . . . . . . . . . . 494

18.3.2.10 Debug Comparator A Register (DBGCA) . . . . . . . . . . . . . . . . . . . . . . . . . . 495

18.3.2.11 Debug Comparator B Extended Register (DBGCBX) . . . . . . . . . . . . . . . . 495

18.3.2.12 Debug Comparator B Register (DBGCB) . . . . . . . . . . . . . . . . . . . . . . . . . . 495

18.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

18.4.1 DBG Operating in BKP Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

18.4.1.1 Dual Address Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

18.4.1.2 Full Breakpoint Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497

18.4.1.3 Breakpoint Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497

18.4.1.4 Using Comparator C in BKP Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498

18.4.2 DBG Operating in DBG Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498

18.4.2.1 Comparators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498

18.4.2.2 Trace Buffer Control (TBC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499

18.4.2.3 Begin- and End-Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499

18.4.2.4 Arming the DBG Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500

18.4.2.5 Trigger Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500

18.4.2.6 Capture Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502

18.4.2.7 Storage Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504

18.4.2.8 Storing Data in Memory Storage Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . 504

18.4.2.9 Reading Data from Trace Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505

18.4.3 Breakpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505

18.4.3.1 Breakpoint Based on Comparator A and B . . . . . . . . . . . . . . . . . . . . . . . . . 505

18.4.3.2 Breakpoint Based on Comparator C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506

18.4.4 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506

18.4.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506

Appendix A

Electrical Characteristics

A.1 Parameter Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

A.2 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

A.3 Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

A.3.1 3.3 V I/O Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

A.3.2 Analog Reference, Special Function Analog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

A.3.3 Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

A.3.4 TEST. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

A.4 Current Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

A.5 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509

MC9S12NE64 Data Sheet, Rev 1.0

26 Freescale Semiconductor

Section Number Title Page

A.6 ESD Protection and Latch-Up Immunity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510

A.7 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511

A.8 Power Dissipation and Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512

A.9 I/O Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514

A.10 Supply Currents. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

A.10.1 Measurement Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

A.10.2 Additional Remarks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

A.11 ATD Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

A.11.1 ATD Operating Characteristics — 3.3 V Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

A.11.2 Factors Influencing Accuracy. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

A.11.2.1 Source Resistance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

A.11.2.2 Source Capacitance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

A.11.2.3 Current Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

A.11.3 ATD Accuracy — 3.3 V Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519

A.12 Reset, Oscillator, and PLL Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

A.12.1 Startup. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

A.12.1.1 POR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

A.12.1.2 LVR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

A.12.1.3 SRAM Data Retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

A.12.1.4 External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

A.12.1.5 Stop Recovery. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

A.12.1.6 Pseudo Stop and Wait Recovery. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

A.12.2 Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

A.12.3 Phase-Locked Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

A.12.3.1 XFC Component Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

A.13 EMAC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

A.13.1 MII Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

A.13.1.1 MII Receive Signal Timing (MII_RXD[3:0], MII_RXDV, MII_RXER,

MII_RXCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

A.13.1.2 MII Transmit Signal Timing (TXD[3:0], TXEN, TXER, TXCLK). . . . . . . 530

A.13.1.3 MII Asynchronous Inputs Signal Timing (CRS, COL) . . . . . . . . . . . . . . . . 530

A.13.1.4 MII Management Timing (MDIO, MDC) . . . . . . . . . . . . . . . . . . . . . . . . . . 531

A.14 EPHY Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

A.14.1 10BASE-T Jab and Unjab Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

A.14.2 Auto Negotiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

A.14.2.1 MII – 100BASE-TX Transmit Timing Parameters . . . . . . . . . . . . . . . . . . . 534

A.14.2.2 MII — 10BASE-T Receive Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

A.15 FLASH NVM Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

A.15.1 NVM timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

A.15.1.1 Single Word Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

A.15.1.2 Burst Programming. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

A.15.1.3 Sector Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 27

Section Number Title Page

A.15.1.4 Mass Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

A.15.2 NVM Reliability. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

A.16 SPI Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

A.16.1 Master Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

A.16.2 Slave Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542

A.17 Voltage Regulator Operating Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545

A.17.1 MCU Power-Up and LVR Graphical Explanation. . . . . . . . . . . . . . . . . . . . . . . . . . . . 545

A.17.2 Output Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546

A.17.2.1 Resistive Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546

A.17.2.2 Capacitive Loads. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546

A.18 External Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

Appendix B

Schematic and PCB Layout Design Recommendations

B.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549

B.1.1 Schematic Designing with the MC9S12NE64 and Adding an Ethernet Interface . . . . 549

B.1.2 Power Supply Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

B.1.3 Clocking Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

B.1.4 EPHY Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

B.1.5 EPHY LED Indicator Notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

B.2 PCB Design Recommendation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552

B.2.1 General PCB Design Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552

B.2.2 Ethernet PCB Design Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552

B.2.2.1 High-Speed LAN Magnetics Isolation Module Requirements. . . . . . . . . . . 553

B.2.2.2 80-Pin Package Exposed Flag. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553

Appendix C

Package Information

C.1 112-Pin LQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

C.2 80-Pin TQFP-EP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

MC9S12NE64 Data Sheet, Rev 1.0

28 Freescale Semiconductor

List of Figures

Figure Number Title Page

Figure 1-1. MC9S12NE64 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Figure 1-2. MC9S12NE64 User Configurable Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Figure 1-3. Pin Assignments in 112-Pin LQFP for MC9S12NE64 . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Figure 1-4. Pin Assignments in 80-Pin TQFP-EP for MC9S12NE64 . . . . . . . . . . . . . . . . . . . . . . . . 68

Figure 1-5. Clock Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Figure 2-1. Module Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

Figure 2-2. Flash Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

Figure 2-3. Flash Clock Divider Register (FCLKDIV). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

Figure 2-4. Flash Security Register (FSEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Figure 2-5. RESERVED1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Figure 2-6. Flash Configuration Register (FCNFG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Figure 2-7. Flash Protection Register (FPROT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Figure 2-8. Flash Status Register (FSTAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Figure 2-9. Flash Command Register (FCMD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Figure 2-10. RESERVED2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Figure 2-11. Flash Address High Register (FADDRHI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Figure 2-12. Flash Address Low Register (FADDRLO). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Figure 2-13. Flash Data High Register (FDATAHI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Figure 2-14. Flash Data Low Register (FDATALO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Figure 2-15. RESERVED3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Figure 2-16. RESERVED4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Figure 2-17. RESERVED5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Figure 2-18. RESERVED6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Figure 2-19. PRDIV8 and FDIV Bits Determination Procedure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Figure 2-20. Example Program Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Figure 2-21. Flash Interrupt Implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Figure 3-1. PIM_9NE64 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Figure 3-2. Port T I/O Register (PTT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Figure 3-3. Port T Input Register (PTIT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Figure 3-4. Port T Data Direction Register (DDRT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

MC9S12NE64 Data Sheet, Rev 1.0

Freescale Semiconductor 29

Figure Number Title Page

Figure 3-5. Port T Reduced Drive Register (RDRT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Figure 3-6. Port T Pull Device Enable Register (PERT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Figure 3-7. Port T Polarity Select Register (PPST). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Figure 3-8. Port S I/O Register (PTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

Figure 3-9. Port S Input Register (PTIS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

Figure 3-10. Port S Data Direction Register (DDRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

Figure 3-11. Port S Reduced Drive Register (RDRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

Figure 3-12. Port S Pull Device Enable Register (PERS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Figure 3-13. Port S Polarity Select Register (PPSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Figure 3-14. Port S Wired-Or Mode Register (WOMS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Figure 3-15. Port G I/O Register (PTG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Figure 3-16. Port G Input Register (PTIG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

Figure 3-17. Port G Data Direction Register (DDRG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

Figure 3-18. Port G Reduced Drive Register (RDRG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

Figure 3-19. Port G Pull Device Enable Register (PERG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

Figure 3-20. Port G Polarity Select Register (PPSG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

Figure 3-21. Port G Interrupt Enable Register (PIEG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

Figure 3-22. Port G Interrupt Flag Register (PIFG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

Figure 3-23. Port H I/O Register (PTH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

Figure 3-24. Port H Input Register (PTIH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

Figure 3-25. Port H Data Direction Register (DDRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

Figure 3-26. Port H Reduced Drive Register (RDRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

Figure 3-27. Port H Pull Device Enable Register (PERH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

Figure 3-28. Port H Polarity Select Register (PPSH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

Figure 3-29. Port H Interrupt Enable Register (PIEH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

Figure 3-30. Port H Interrupt Flag Register (PIFH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

Figure 3-31. Port J I/O Register (PTJ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Figure 3-32. Port J Input Register (PTIJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Figure 3-33. Port J Data Direction Register (DDRJ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

Figure 3-34. Port J Reduced Drive Register (RDRJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

Figure 3-35. Port J Pull Device Enable Register (PERJ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Figure 3-36. Port J Polarity Select Register (PPSJ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Figure 3-37. Port J Interrupt Enable Register (PIEJ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

MC9S12NE64 Data Sheet, Rev 1.0

30 Freescale Semiconductor

+ 530 hidden pages

Freescale MC9S12NE64 DATA SHEET

Specifications and Main Features

Frequently Asked Questions

User Manual

List of Figures