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Freescale
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MC68HC908LD64
DATA SHEET
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Table of contents
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Freescale MC68HC908LD64 DATA SHEET

MC68HC908LD64
Data Sheet
M68HC08 Microcontrollers
MC68HC908LD64 Rev. 3.0 07/2004
freescale.com
MC68HC908LD64
Data Sheet
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Freescale Semiconductor 3
Revision History
Revision History
Date
July 2004 3
Revision
Level
Description
Figure 13-2 . ADC Block Diagram — Removed incorrect
ADICLK input to clock generator in block diagram.
18.7.1 OSD Control Register (OSDCR) — Corrected HALFCLK
bit definitions.
18.7.2 OSD Status Register (OSDSR) — Corrected WRDY bit
description.
18.7.3 OSD Data Registers (OSDDRH:OSDDRL) — Corrected
OSDD[15:0] bits description.
18.8.3.5 Frame Control Registers — Corrected OSD_EN bit
location.
Section 11. Timer Interface Module (TIM) — Corrected timer
discrepancies throughout.
Section 16. DDC12AB Interface — Changed the prefix "D" to
"DDC" in DDC12AB register name abbreviations throughout.
Page
Number(s)
179
278
278
279
288
149
235
Data Sheet MC68HC908LD64 — Rev. 3.0
4 Freescale Semiconductor
Data Sheet — MC68HC908LD64
Section 1. General Description . . . . . . . . . . . . . . . . . . . . 31
Section 2. Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Section 3. Random-Access Memory (RAM) . . . . . . . . . . 61
Section 4. FLASH Memory . . . . . . . . . . . . . . . . . . . . . . . .63
Section 5. Configuration Register (CONFIG) . . . . . . . . .75
Section 6. Central Processor Unit (CPU) . . . . . . . . . . . . 77
Section 7. Oscillator (OSC) . . . . . . . . . . . . . . . . . . . . . . .95
Section 8. Clock Generator Module (CGM). . . . . . . . . . .99
Section 9. System Integration Module (SIM) . . . . . . . .113
Section 10. Monitor ROM (MON) . . . . . . . . . . . . . . . . . . 137
Section 11. Timer Interface Module (TIM) . . . . . . . . . . .149

List of Sections

Section 12. Pulse Width Modulator (PWM) . . . . . . . . . . 171
Section 13. Analog-to-Digital Converter (ADC) . . . . . .177
Section 14. Universal Serial Bus Module (USB). . . . . . 187
Section 15. Multi-Master IIC Interface (MMIIC) . . . . . . .221
Section 16. DDC12AB Interface . . . . . . . . . . . . . . . . . . . 235
Section 17. Sync Processor . . . . . . . . . . . . . . . . . . . . . .251
Section 18. On-Screen Display (OSD) . . . . . . . . . . . . . .271
Section 19. Input/Output (I/O) Ports . . . . . . . . . . . . . . . 293
Section 20. External Interrupt (IRQ) . . . . . . . . . . . . . . .315
Section 21. Keyboard Interrupt Module (KBI). . . . . . . . 321
Section 22. Computer Operating Properly (COP) . . . .329
Section 23. Break Module (BRK) . . . . . . . . . . . . . . . . . .335
Section 24. Electrical Specifications. . . . . . . . . . . . . . . 343
Section 25. Mechanical Specifications . . . . . . . . . . . . .357
Section 26. Ordering Information . . . . . . . . . . . . . . . . . 359
Freescale Semiconductor List of Sections 5
List of Sections
Data Sheet MC68HC908LD64 — Rev. 3.0
6 List of Sections Freescale Semiconductor
Data Sheet — MC68HC908LD64
1.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
1.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
1.4 MCU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34
1.5 Pin Assignments. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
1.6 Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37

Table of Contents

Section 1. General Description
Section 2. Memory Map
2.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
2.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
2.3 Unimplemented Memory Locations . . . . . . . . . . . . . . . . . . . . .41
2.4 Reserved Memory Locations . . . . . . . . . . . . . . . . . . . . . . . . . .42
2.5 Input/Output (I/O) Section. . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
Section 3. Random-Access Memory (RAM)
3.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
3.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
Section 4. FLASH Memory
4.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63
4.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64
Freescale Semiconductor Table of Contents 7
Table of Contents
4.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64
4.4 FLASH Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
4.4.1 OSD FLASH Even High Byte Write Buffer (OSDEHBUF) . . 67
4.5 FLASH Block Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . .68
4.6 FLASH Mass Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . .69
4.7 FLASH Program Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . .70
4.8 FLASH Block Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
4.8.1 FLASH Block Protect Registers . . . . . . . . . . . . . . . . . . . . . .72
Section 5. Configuration Register (CONFIG)
5.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
5.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
5.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
5.4 Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76
Section 6. Central Processor Unit (CPU)
6.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
6.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
6.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
6.4 CPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
6.4.1 Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
6.4.2 Index Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
6.4.3 Stack Pointer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
6.4.4 Program Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81
6.4.5 Condition Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
6.5 Arithmetic/Logic Unit (ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . .84
6.6 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84
6.6.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84
6.6.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85
6.7 CPU During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . .85
Data Sheet MC68HC908LD64 — Rev. 3.0
8 Table of Contents Freescale Semiconductor
Table of Contents
6.8 Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85
6.9 Opcode Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Section 7. Oscillator (OSC)
7.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
7.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
7.3 Oscillator External Connections . . . . . . . . . . . . . . . . . . . . . . . .96
7.4 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
7.4.1 Crystal Amplifier Input Pin (OSC1). . . . . . . . . . . . . . . . . . . . 97
7.4.2 Crystal Amplifier Output Pin (OSC2) . . . . . . . . . . . . . . . . . . 97
7.4.3 Oscillator Enable Signal (SIMOSCEN). . . . . . . . . . . . . . . . . 97
7.4.4 External Clock Source (OSCXCLK) . . . . . . . . . . . . . . . . . . . 97
7.4.5 Oscillator Out (OSCOUT). . . . . . . . . . . . . . . . . . . . . . . . . . . 97
7.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
7.5.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
7.5.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
7.6 Oscillator During Break Mode. . . . . . . . . . . . . . . . . . . . . . . . . .98
Section 8. Clock Generator Module (CGM)
8.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .99
8.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
8.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
8.4.1 Crystal Oscillator Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
8.5 CGM I/O Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103
8.5.1 External Filter Capacitor Pin (CGMXFC) . . . . . . . . . . . . . . 103
8.5.2 PLL Analog Power Pin (VDDA) . . . . . . . . . . . . . . . . . . . . . 103
8.5.3 PLL Analog Ground Pin (VSSA). . . . . . . . . . . . . . . . . . . . . 103
8.5.4 Crystal Output Frequency Signal (OSCXCLK). . . . . . . . . . 104
8.5.5 Crystal Reference Frequency Signal (OSCRCLK). . . . . . . 104
8.5.6 CGM Base Clock Output (DCLK1) . . . . . . . . . . . . . . . . . . .104
8.5.7 CGM CPU Interrupt (CGMINT) . . . . . . . . . . . . . . . . . . . . .104
Freescale Semiconductor Table of Contents 9
Table of Contents
8.6 CGM I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104
8.6.1 PLL Control Register (PCTL) . . . . . . . . . . . . . . . . . . . . . . .105
8.6.2 PLL Bandwidth Control Register (PBWC) . . . . . . . . . . . . . 106
8.6.3 PLL Programming Register (PPG) . . . . . . . . . . . . . . . . . . . 108
8.6.4 H & V Sync Output Control Register (HVOCR) . . . . . . . . . 110
8.7 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
8.8 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
8.8.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
8.8.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
8.9 CGM During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . .112
Section 9. System Integration Module (SIM)
9.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
9.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
9.3 SIM Bus Clock Control and Generation . . . . . . . . . . . . . . . . .117
9.3.1 Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
9.3.2 Clock Start-Up from POR . . . . . . . . . . . . . . . . . . . . . . . . . . 117
9.3.3 Clocks in Stop Mode and Wait Mode . . . . . . . . . . . . . . . . .117
9.4 Reset and System Initialization. . . . . . . . . . . . . . . . . . . . . . . .118
9.4.1 External Pin Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
9.4.2 Active Resets from Internal Sources . . . . . . . . . . . . . . . . . 119
9.4.2.1 Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
9.4.2.2 Computer Operating Properly (COP) Reset. . . . . . . . . .121
9.4.2.3 Low-Voltage Inhibit Reset . . . . . . . . . . . . . . . . . . . . . . . 121
9.4.2.4 Illegal Opcode Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
9.4.2.5 Illegal Address Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
9.5 SIM Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122
9.5.1 SIM Counter During Power-On Reset . . . . . . . . . . . . . . . . 122
9.5.2 SIM Counter During Stop Mode Recovery . . . . . . . . . . . . . 122
9.5.3 SIM Counter and Reset States. . . . . . . . . . . . . . . . . . . . . .123
9.6 Exception Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123
9.6.1 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
9.6.1.1 Hardware Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Data Sheet MC68HC908LD64 — Rev. 3.0
10 Table of Contents Freescale Semiconductor
Table of Contents
9.6.1.2 SWI Instruction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
9.6.2 Interrupt Status Registers. . . . . . . . . . . . . . . . . . . . . . . . . . 127
9.6.2.1 Interrupt Status Register 1 . . . . . . . . . . . . . . . . . . . . . . . 129
9.6.2.2 Interrupt Status Register 2 . . . . . . . . . . . . . . . . . . . . . . . 129
9.6.3 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
9.6.4 Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
9.6.5 Status Flag Protection in Break Mode . . . . . . . . . . . . . . . . 130
9.7 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
9.7.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
9.7.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132
9.8 SIM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
9.8.1 SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . .134
9.8.2 SIM Reset Status Register (SRSR) . . . . . . . . . . . . . . . . . .135
9.8.3 SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . . 136
Section 10. Monitor ROM (MON)
10.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
10.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
10.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138
10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138
10.4.1 Entering Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . .140
10.4.2 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142
10.4.3 Echoing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143
10.4.4 Break Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143
10.4.5 Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .144
10.4.6 Baud Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .147
Section 11. Timer Interface Module (TIM)
11.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149
11.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150
11.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150
11.4 Pin Name Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150
Freescale Semiconductor Table of Contents 11
Table of Contents
11.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
11.5.1 TIM Counter Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
11.5.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153
11.5.3 Output Compare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153
11.5.3.1 Unbuffered Output Compare . . . . . . . . . . . . . . . . . . . . .154
11.5.3.2 Buffered Output Compare . . . . . . . . . . . . . . . . . . . . . . . 155
11.5.4 Pulse Width Modulation (PWM) . . . . . . . . . . . . . . . . . . . . .155
11.5.4.1 Unbuffered PWM Signal Generation . . . . . . . . . . . . . . .156
11.5.4.2 Buffered PWM Signal Generation . . . . . . . . . . . . . . . . . 157
11.5.4.3 PWM Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158
11.6 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
11.7 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
11.7.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
11.7.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160
11.8 TIM During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . .160
11.9 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
11.10 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
11.10.1 TIM Status and Control Register (TSC) . . . . . . . . . . . . . . .161
11.10.2 TIM Counter Registers (TCNTH:TCNTL) . . . . . . . . . . . . . . 163
11.10.3 TIM Counter Modulo Registers (TMODH:TMODL) . . . . . . 164
11.10.4 TIM Channel Status and Control Registers (TSC0:TSC1) . 165
11.10.5 TIM Channel Registers (TCH0H/L:TCH1H/L) . . . . . . . . . .168
Section 12. Pulse Width Modulator (PWM)
12.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171
12.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171
12.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171
12.4 PWM Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .173
12.4.1 PWM Data Registers 0 to 7 (0PWM–7PWM). . . . . . . . . . . 173
12.4.2 PWM Control Register (PWMCR) . . . . . . . . . . . . . . . . . . . 174
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12 Table of Contents Freescale Semiconductor
Table of Contents
Section 13. Analog-to-Digital Converter (ADC)
13.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .177
13.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178
13.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178
13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179
13.4.1 ADC Port I/O Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180
13.4.2 Voltage Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180
13.4.3 Conversion Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
13.4.4 Continuous Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
13.4.5 Accuracy and Precision . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
13.5 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181
13.6 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181
13.6.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181
13.6.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182
13.7 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
13.7.1 ADC Analog Power Pin (VDDA). . . . . . . . . . . . . . . . . . . . . 182
13.7.2 ADC Analog Ground Pin (VSSA) . . . . . . . . . . . . . . . . . . . .182
13.7.3 ADC Voltage Reference High Pin (VRH) . . . . . . . . . . . . . .182
13.7.4 ADC Voltage Reference Low Pin (VRL). . . . . . . . . . . . . . . 182
13.7.5 ADC Voltage In (ADCVIN) . . . . . . . . . . . . . . . . . . . . . . . . . 182
13.8 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .183
13.8.1 ADC Status and Control Register. . . . . . . . . . . . . . . . . . . . 183
13.8.2 ADC Data Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
13.8.3 ADC Input Clock Register . . . . . . . . . . . . . . . . . . . . . . . . .185
Section 14. Universal Serial Bus Module (USB)
14.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187
14.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188
14.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188
14.4 I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .189
14.5 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192
Freescale Semiconductor Table of Contents 13
Table of Contents
14.6 Hub Function I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . .194
14.6.1 USB Hub Root Port Control Register (HRPCR) . . . . . . . . . 194
14.6.2 USB Hub Downstream Port Control Registers
(HDP1CR–HDP4CR) . . . . . . . . . . . . . . . . . . . . . . . . . .195
14.6.3 USB SIE Timing Interrupt Register (SIETIR) . . . . . . . . . . . 198
14.6.4 USB SIE Timing Status Register (SIETSR) . . . . . . . . . . . .200
14.6.5 USB Hub Address Register (HADDR) . . . . . . . . . . . . . . . . 202
14.6.6 USB Hub Interrupt Register 0 (HIR0) . . . . . . . . . . . . . . . . . 203
14.6.7 USB Hub Control Register 0 (HCR0) . . . . . . . . . . . . . . . . . 205
14.6.8 USB Hub Endpoint 1 Control and Data Register (HCDR) . 206
14.6.9 USB Hub Status Register (HSR) . . . . . . . . . . . . . . . . . . . . 208
14.6.10 USB Hub Endpoint 0 Data Registers (HE0D0–HE0D7). . . 209
14.7 Embedded Device Function I/O Registers . . . . . . . . . . . . . . . 209
14.7.1 USB Embedded Device Address Register (DADDR). . . . . 210
14.7.2 USB Embedded Device Interrupt Register 0 (DIR0) . . . . . 210
14.7.3 USB Embedded Device Interrupt Register 1 (DIR1) . . . . . 212
14.7.4 USB Embedded Device Control Register 0 (DCR0) . . . . .213
14.7.5 USB Embedded Device Control Register 1 (DCR1) . . . . .215
14.7.6 USB Embedded Device Control Register 2 (DCR2) . . . . .216
14.7.7 USB Embedded Device Status Register (DSR) . . . . . . . . . 217
14.7.8 USB Embedded Device Endpoint 0 Data Registers
(DE0D0–DE0D7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
14.7.9 USB Embedded Device Endpoint 1/2 Data Registers
(DE1D0–DE1D7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Section 15. Multi-Master IIC Interface (MMIIC)
15.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221
15.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221
15.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .222
15.4 I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .222
15.5 Multi-Master IIC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . .223
15.5.1 Multi-Master IIC Address Register (MMADR) . . . . . . . . . .224
15.5.2 Multi-Master IIC Control Register (MMCR) . . . . . . . . . . . .225
15.5.3 Multi-Master IIC Master Control Register (MIMCR) . . . . . .226
15.5.4 Multi-Master IIC Status Register (MMSR) . . . . . . . . . . . . . 228
Data Sheet MC68HC908LD64 — Rev. 3.0
14 Table of Contents Freescale Semiconductor
Table of Contents
15.5.5 Multi-Master IIC Data Transmit Register (MMDTR) . . . . . . 230
15.5.6 Multi-Master IIC Data Receive Register (MMDRR) . . . . . . 231
15.6 Programming Considerations . . . . . . . . . . . . . . . . . . . . . . . . .232
Section 16. DDC12AB Interface
16.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .235
16.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .235
16.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236
16.4 I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236
16.5 DDC Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238
16.6 DDC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .238
16.6.1 DDC Address Register (DDCADR) . . . . . . . . . . . . . . . . . . 238
16.6.2 DDC2 Address Register (DDC2ADR) . . . . . . . . . . . . . . . . 239
16.6.3 DDC Control Register (DDCCR) . . . . . . . . . . . . . . . . . . . . 240
16.6.4 DDC Master Control Register (DDCMCR) . . . . . . . . . . . . . 241
16.6.5 DDC Status Register (DDCSR) . . . . . . . . . . . . . . . . . . . . . 244
16.6.6 DDC Data Transmit Register (DDCDTR) . . . . . . . . . . . . . . 246
16.6.7 DDC Data Receive Register (DDCDRR) . . . . . . . . . . . . . .247
16.7 Programming Considerations . . . . . . . . . . . . . . . . . . . . . . . . .248
Section 17. Sync Processor
17.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .251
17.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
17.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
17.4 I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .253
17.5 Functional Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .255
17.5.1 Polarity Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .256
17.5.1.1 Hsync Polarity Detection . . . . . . . . . . . . . . . . . . . . . . . . 256
17.5.1.2 Vsync Polarity Detection . . . . . . . . . . . . . . . . . . . . . . . . 256
17.5.1.3 Composite Sync Polarity Detection . . . . . . . . . . . . . . . . 256
17.5.2 Sync Signal Counters. . . . . . . . . . . . . . . . . . . . . . . . . . . . .257
Freescale Semiconductor Table of Contents 15
Table of Contents
17.5.3 Polarity Controlled HOUT and VOUT Outputs . . . . . . . . . .257
17.5.4 Clamp Pulse Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .258
17.5.5 Low Vertical Frequency Detect . . . . . . . . . . . . . . . . . . . . .259
17.6 Sync Processor I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . .259
17.6.1 Sync Processor Control & Status Register (SPCSR). . . . . 259
17.6.2 Sync Processor Input/Output Control Register (SPIOCR) .261
17.6.3 Vertical Frequency Registers (VFRs). . . . . . . . . . . . . . . . . 263
17.6.4 Hsync Frequency Registers (HFRs). . . . . . . . . . . . . . . . . . 265
17.6.5 Sync Processor Control Register 1 (SPCR1). . . . . . . . . . .267
17.6.6 H & V Sync Output Control Register (HVOCR) . . . . . . . . . 268
17.7 System Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .269
Section 18. On-Screen Display (OSD)
18.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .271
18.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .272
18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .272
18.4 System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .273
18.5 OSD FLASH Font Memory Map . . . . . . . . . . . . . . . . . . . . . . .275
18.6 OSD Screen Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . .276
18.7 OSD Module I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . . .277
18.7.1 OSD Control Register (OSDCR) . . . . . . . . . . . . . . . . . . . . 277
18.7.2 OSD Status Register (OSDSR) . . . . . . . . . . . . . . . . . . . . . 278
18.7.3 OSD Data Registers (OSDDRH:OSDDRL) . . . . . . . . . . . . 279
18.7.4 OSD Row Address Register (OSDRAR) . . . . . . . . . . . . . . 280
18.7.5 OSD Column Address Register (OSDCAR). . . . . . . . . . . . 280
18.7.6 OSD FLASH Even High Byte Write Buffer (OSDEHBUF) . 281
18.8 OSD Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .282
18.8.1 OSD Display Registers (Attribute and Code Registers) . . . 282
18.8.2 Row Attribute Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
18.8.3 Control, Window, and Pattern Registers . . . . . . . . . . . . . . 283
18.8.3.1 Window Registers 1, 2, 3, 4 . . . . . . . . . . . . . . . . . . . . . .284
18.8.3.2 Vertical Delay Control Register . . . . . . . . . . . . . . . . . . . 285
18.8.3.3 Horizontal Delay Control Register . . . . . . . . . . . . . . . . . 286
Data Sheet MC68HC908LD64 — Rev. 3.0
16 Table of Contents Freescale Semiconductor
Table of Contents
18.8.3.4 Character Height Control Register. . . . . . . . . . . . . . . . . 286
18.8.3.5 Frame Control Registers . . . . . . . . . . . . . . . . . . . . . . . . 288
Section 19. Input/Output (I/O) Ports
19.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .293
19.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
19.3 Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .297
19.3.1 Port A Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .297
19.3.2 Data Direction Register A . . . . . . . . . . . . . . . . . . . . . . . . . 298
19.3.3 Port A Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .299
19.4 Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .300
19.4.1 Port B Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .300
19.4.2 Data Direction Register B . . . . . . . . . . . . . . . . . . . . . . . . . 301
19.4.3 Port B Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .302
19.5 Port C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .303
19.5.1 Port C Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .303
19.5.2 Data Direction Register C . . . . . . . . . . . . . . . . . . . . . . . . . 304
19.5.3 Port C Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
19.6 Port D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
19.6.1 Port D Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .306
19.6.2 Data Direction Register D. . . . . . . . . . . . . . . . . . . . . . . . . . 307
19.6.3 Port D Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
19.7 Port E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311
19.7.1 Port E Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311
19.7.2 Data Direction Register E. . . . . . . . . . . . . . . . . . . . . . . . . . 312
19.7.3 Port E Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .313
Section 20. External Interrupt (IRQ)
20.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315
20.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315
20.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .315
20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .316
Freescale Semiconductor Table of Contents 17
Table of Contents
20.4.1 IRQ Pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318
20.5 IRQ Status and Control Register (INTSCR) . . . . . . . . . . . . . .319
20.6 IRQ Module During Break Interrupts . . . . . . . . . . . . . . . . . . .320
Section 21. Keyboard Interrupt Module (KBI)
21.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321
21.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321
21.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322
21.4 I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322
21.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .323
21.6 Keyboard Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
21.7 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .325
21.7.1 Keyboard Status and Control Register. . . . . . . . . . . . . . . . 326
21.7.2 Keyboard Interrupt Enable Register . . . . . . . . . . . . . . . . . .327
21.8 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327
21.8.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327
21.8.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .327
21.9 Keyboard Module During Break Interrupts . . . . . . . . . . . . . . .328
Section 22. Computer Operating Properly (COP)
22.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329
22.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .329
22.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
22.4 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
22.4.1 OSCXCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
22.4.2 STOP Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
22.4.3 COPCTL Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .331
22.4.4 Power-On Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
22.4.5 Internal Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
22.4.6 Reset Vector Fetch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .332
Data Sheet MC68HC908LD64 — Rev. 3.0
18 Table of Contents Freescale Semiconductor
Table of Contents
22.4.7 COPD (COP Disable). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
22.4.8 COPRS (COP Rate Select) . . . . . . . . . . . . . . . . . . . . . . . . 332
22.5 COP Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333
22.6 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333
22.7 Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333
22.8 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333
22.8.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .334
22.8.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .334
22.9 COP Module During Break Mode . . . . . . . . . . . . . . . . . . . . . .334
Section 23. Break Module (BRK)
23.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .335
23.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .335
23.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336
23.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .336
23.4.1 Flag Protection During Break Interrupts . . . . . . . . . . . . . . . 338
23.4.2 CPU During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . 338
23.4.3 TIM During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . 338
23.4.4 COP During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . .338
23.5 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .338
23.5.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .338
23.5.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .339
23.6 Break Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .339
23.6.1 Break Status and Control Register. . . . . . . . . . . . . . . . . . . 339
23.6.2 Break Address Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 340
23.6.3 SIM Break Status Register . . . . . . . . . . . . . . . . . . . . . . . . .340
23.6.4 SIM Break Flag Control Register . . . . . . . . . . . . . . . . . . . . 342
Section 24. Electrical Specifications
24.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .343
24.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .344
Freescale Semiconductor Table of Contents 19
Table of Contents
24.3 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . .344
24.4 Functional Operating Range. . . . . . . . . . . . . . . . . . . . . . . . . .345
24.5 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .345
24.6 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . .346
24.7 Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
24.8 TImer Interface Module Characteristics . . . . . . . . . . . . . . . . .347
24.9 Oscillator Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
24.10 ADC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 348
24.11 Sync Processor Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
24.12 USB DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . 349
24.12.1 USB Low Speed Source Electrical Characteristics . . . . . . 350
24.12.2 USB High Speed Source Electrical Characteristics . . . . . .351
24.12.3 HUB Repeater Electrical Characteristics . . . . . . . . . . . . . . 352
24.12.4 USB Signaling Levels. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
24.13 DDC12AB/MMIIC Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
24.13.1 DDC12AB/MMIIC Interface Input Signal Timing . . . . . . . .354
24.13.2 DDC12AB/MMIIC Interface Output Signal Timing . . . . . . . 354
24.14 FLASH Memory Characteristics . . . . . . . . . . . . . . . . . . . . . . .355
Section 25. Mechanical Specifications
25.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .357
25.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .357
25.3 64-Pin Plastic Quad Flat Pack (QFP) . . . . . . . . . . . . . . . . . . .358
Section 26. Ordering Information
26.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .359
26.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .359
26.3 MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .359
Data Sheet MC68HC908LD64 — Rev. 3.0
20 Table of Contents Freescale Semiconductor
Data Sheet — MC68HC908LD64
Figure Title Page
1-1 MC68HC908LD64 MCU Block Diagram. . . . . . . . . . . . . . . . . .35
1-2 64-Pin QFP Pin Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2-1 Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
2-2 Control, Status, and Data Registers . . . . . . . . . . . . . . . . . . . . .45
4-1 FLASH I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . .64
4-2 47,616-byte FLASH Control Register (FLCR) . . . . . . . . . . . . .66
4-3 13K-byte FLASH Control Register (FLCR1). . . . . . . . . . . . . . .66
4-4 OSD FLASH Even High Byte Write Buffer (OSDEHBUF) . . . .67
4-5 FLASH Programming Flowchart. . . . . . . . . . . . . . . . . . . . . . . .71
4-6 47,616-byte FLASH Block Protect Register (FLBPR). . . . . . . .72
4-7 13K-byte FLASH Block Protect Register 1 (FLBPR1) . . . . . . .72
4-8 FLASH Block Protect Start Address . . . . . . . . . . . . . . . . . . . . .73

List of Figures

5-1 Configuration Register (CONFIG). . . . . . . . . . . . . . . . . . . . . . .76
6-1 CPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
6-2 Accumulator (A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
6-3 Index Register (H:X) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
6-4 Stack Pointer (SP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
6-5 Program Counter (PC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81
6-6 Condition Code Register (CCR) . . . . . . . . . . . . . . . . . . . . . . . .82
7-1 Oscillator External Connections . . . . . . . . . . . . . . . . . . . . . . . .96
8-1 CGM Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
8-2 CGM I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . .102
8-3 PLL Control Register (PCTL) . . . . . . . . . . . . . . . . . . . . . . . . . 105
8-4 PLL Bandwidth Control Register (PBWC) . . . . . . . . . . . . . . .107
Freescale Semiconductor List of Figures 21
List of Figures
Figure Title Page
8-5 PLL Programming Register (PPG) . . . . . . . . . . . . . . . . . . . . .108
8-6 H&V Sync Output Control Register (HVOCR) . . . . . . . . . . . .110
9-1 SIM Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
9-2 SIM I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . .116
9-3 OSC Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .117
9-4 External Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
9-5 Internal Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
9-6 Sources of Internal Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
9-7 POR Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
9-8 Interrupt Entry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
9-9 Interrupt Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
9-10 Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
9-11 Interrupt Recognition Example . . . . . . . . . . . . . . . . . . . . . . . .126
9-12 Interrupt Status Register 1 (INT1). . . . . . . . . . . . . . . . . . . . . .129
9-13 Interrupt Status Register 2 (INT2). . . . . . . . . . . . . . . . . . . . . .129
9-14 Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
9-15 Wait Recovery from Interrupt or Break . . . . . . . . . . . . . . . . . .132
9-16 Wait Recovery from Internal Reset. . . . . . . . . . . . . . . . . . . . .132
9-17 Stop Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133
9-18 Stop Mode Recovery from Interrupt or Break . . . . . . . . . . . . .133
9-19 SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . . . .134
9-20 SIM Reset Status Register (SRSR) . . . . . . . . . . . . . . . . . . . .135
9-21 SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . . . .136
10-1 Monitor Mode Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139
10-2 Monitor Data Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143
10-3 Sample Monitor Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . .143
10-4 Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143
10-5 Break Transaction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .144
11-1 TIM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151
11-2 PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . . .156
11-3 TIM Status and Control Register (TSC) . . . . . . . . . . . . . . . . .161
11-4 TIM Counter Registers (TCNTH:TCNTL) . . . . . . . . . . . . . . . .163
11-5 TIM Counter Modulo Registers (TMODH:TMODL). . . . . . . . .164
Data Sheet MC68HC908LD64 — Rev. 3.0
22 List of Figures Freescale Semiconductor
List of Figures
Figure Title Page
11-6 TIM Channel Status and Control Registers (TSC0:TSC1) . . .165
11-7 CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168
11-8 TIM Channel Registers (TCH0H/L:TCH1H/L). . . . . . . . . . . . .169
12-1 PWM I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . .172
12-2 PWM Data Registers 0 to 7 (0PWM–7PWM) . . . . . . . . . . . . .173
12-3 PWM Control Register (PWMCR). . . . . . . . . . . . . . . . . . . . . .174
12-4 8-Bit PWM Output Waveforms . . . . . . . . . . . . . . . . . . . . . . . .175
13-1 ADC I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . .178
13-2 ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .179
13-3 ADC Status and Control Register (ADSCR) . . . . . . . . . . . . . .183
13-4 ADC Data Register (ADR) . . . . . . . . . . . . . . . . . . . . . . . . . . .185
13-5 ADC Input Clock Register (ADICLK) . . . . . . . . . . . . . . . . . . .185
14-1 USB I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . .190
14-2 USB Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . .193
14-3 USB Hub Root Port Control Register (HRPCR) . . . . . . . . . . .194
14-4 USB Hub Downstream Port Control Registers
(HDP1CR–HDP4CR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
14-5 USB SIE Timing Interrupt Register (SIETIR) . . . . . . . . . . . . .198
14-6 USB SIE Timing Status Register (SIETSR) . . . . . . . . . . . . . . 200
14-7 USB Hub Address Register (HADDR) . . . . . . . . . . . . . . . . . .202
14-8 USB Hub Interrupt Register 0 (HIR0) . . . . . . . . . . . . . . . . . . .203
14-9 USB Hub Control Register 0 (HCR0) . . . . . . . . . . . . . . . . . . .205
14-10 USB Hub Endpoint 1 Control and Data Register (HCDR) . . . 206
14-11 USB Hub Status Register (HSR) . . . . . . . . . . . . . . . . . . . . . . 208
14-12 USB Hub Endpoint 0 Data Registers (HE0D0–HE0D7) . . . . . 209
14-13 USB Embedded Device Address Register (DADDR) . . . . . . . 210
14-14 USB Embedded Device Interrupt Register 0 (DIR0). . . . . . . .210
14-15 USB Embedded Device Interrupt Register 1 (DIR1). . . . . . . .212
14-16 USB Embedded Device Control Register 0 (DCR0). . . . . . . . 213
14-17 USB Embedded Device Control Register 1 (DCR1). . . . . . . . 215
14-18 USB Embedded Device Control Register 2 (DCR2). . . . . . . . 216
14-19 USB Embedded Device Status Register (DSR) . . . . . . . . . . . 217
14-20 USB Embedded Device Endpoint 0 Data Registers
(DE0D0–DE0D7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
Freescale Semiconductor List of Figures 23
List of Figures
Figure Title Page
14-21 USB Embedded Device Endpoint 1/2 Data Registers
(DE1D0–DE1D7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
15-1 MMIIC I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . .223
15-2 Multi-Master IIC Address Register (MMADR). . . . . . . . . . . . .224
15-3 Multi-Master IIC Control Register (MMCR). . . . . . . . . . . . . . .225
15-4 Multi-Master IIC Master Control Register (MIMCR) . . . . . . . . 226
15-5 Multi-Master IIC Status Register (MMSR) . . . . . . . . . . . . . . .228
15-6 Multi-Master IIC Data Transmit Register (MMDTR) . . . . . . . . 230
15-7 Multi-Master IIC Data Receive Register (MMDRR) . . . . . . . .231
15-8 Data Transfer Sequences for Master/Slave
Transmit/Receive Modes . . . . . . . . . . . . . . . . . . . . . . . . . .233
16-1 DDC I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . .237
16-2 DDC Address Register (DDCADR). . . . . . . . . . . . . . . . . . . . .238
16-3 DDC2 Address Register (DDC2ADR). . . . . . . . . . . . . . . . . . .239
16-4 DDC Control Register (DDCCR). . . . . . . . . . . . . . . . . . . . . . .240
16-5 DDC Master Control Register (DDCMCR) . . . . . . . . . . . . . . .241
16-6 DDC Status Register (DDCSR) . . . . . . . . . . . . . . . . . . . . . . .244
16-7 DDC Data Transmit Register (DDCDTR) . . . . . . . . . . . . . . . .246
16-8 DDC Data Receive Register (DDCDRR) . . . . . . . . . . . . . . . . 247
16-9 Data Transfer Sequences for Master/Slave
Transmit/Receive Modes . . . . . . . . . . . . . . . . . . . . . . . . . .249
17-1 Sync Processor I/O Register Summary . . . . . . . . . . . . . . . . .254
17-2 Sync Processor Block Diagram . . . . . . . . . . . . . . . . . . . . . . .255
17-3 Clamp Pulse Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . .258
17-4 Sync Processor Control & Status Register (SPCSR) . . . . . . .259
17-5 Sync Processor Input/Output Control Register (SPIOCR) . . .261
17-6 Vertical Frequency High Register. . . . . . . . . . . . . . . . . . . . . .263
17-7 Vertical Frequency Low Register . . . . . . . . . . . . . . . . . . . . . .263
17-8 Hsync Frequency High Register. . . . . . . . . . . . . . . . . . . . . . .265
17-9 Hsync Frequency Low Register . . . . . . . . . . . . . . . . . . . . . . .265
17-10 Sync Processor Control Register 1 (SPCR1) . . . . . . . . . . . . . 267
17-11 H&V Sync Output Control Register (HVOCR) . . . . . . . . . . . . 268
Data Sheet MC68HC908LD64 — Rev. 3.0
24 List of Figures Freescale Semiconductor
List of Figures
Figure Title Page
18-1 On-Screen Display I/O Register Summary. . . . . . . . . . . . . . .273
18-2 OSD Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .274
18-3 Memory Map of OSD FLASH Fonts . . . . . . . . . . . . . . . . . . . .275
18-4 Memory Map of OSD Registers . . . . . . . . . . . . . . . . . . . . . . .276
18-5 OSD Control Register (OSDCR). . . . . . . . . . . . . . . . . . . . . . .277
18-6 OSD Status Register (OSDSR) . . . . . . . . . . . . . . . . . . . . . . .278
18-7 OSD Data Register High (OSDDRH) . . . . . . . . . . . . . . . . . . .279
18-8 OSD Data Register Low (OSDDRL) . . . . . . . . . . . . . . . . . . . .279
18-9 OSD Row Address Register (OSDRAR) . . . . . . . . . . . . . . . .280
18-10 OSD Column Address Register (OSDCAR) . . . . . . . . . . . . . . 280
18-11 OSD FLASH Even High Byte Write Buffer (OSDEHBUF) . . . 281
18-12 OSD Font Even Byte Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . 281
18-13 Character Font Matrix Height Expansion by CH[3:0] . . . . . . . 287
18-14 Display Character Height . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
19-1 Port I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . .294
19-2 Port A Data Register (PTA) . . . . . . . . . . . . . . . . . . . . . . . . . . 297
19-3 Data Direction Register A (DDRA) . . . . . . . . . . . . . . . . . . . . .298
19-4 Port A I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .298
19-5 Keyboard Interrupt Enable Register (KIER) . . . . . . . . . . . . . .299
19-6 Port B Data Register (PTB) . . . . . . . . . . . . . . . . . . . . . . . . . . 300
19-7 Data Direction Register B (DDRB) . . . . . . . . . . . . . . . . . . . . .301
19-8 Port B I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .301
19-9 PWM Control Register (PWMCR). . . . . . . . . . . . . . . . . . . . . .302
19-10 Port C Data Register (PTC) . . . . . . . . . . . . . . . . . . . . . . . . . . 303
19-11 Data Direction Register C (DDRC) . . . . . . . . . . . . . . . . . . . . . 304
19-12 Port C I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .305
19-13 Port D Data Register (PTD) . . . . . . . . . . . . . . . . . . . . . . . . . . 306
19-14 Data Direction Register D (DDRD) . . . . . . . . . . . . . . . . . . . . . 307
19-15 Port D I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308
19-16 Port D Control Register (PDCR). . . . . . . . . . . . . . . . . . . . . . . 309
19-17 Port E Data Register (PTE) . . . . . . . . . . . . . . . . . . . . . . . . . .311
19-18 Data Direction Register E (DDRE) . . . . . . . . . . . . . . . . . . . . .312
19-19 Port E I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
19-20 Port E Control Register (PECR) . . . . . . . . . . . . . . . . . . . . . . . 313
Freescale Semiconductor List of Figures 25
List of Figures
Figure Title Page
20-1 IRQ Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . .317
20-2 IRQ I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . .317
20-3 IRQ Status and Control Register (INTSCR) . . . . . . . . . . . . . .319
21-1 KBI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . .322
21-2 Keyboard Interrupt Module Block Diagram. . . . . . . . . . . . . . .323
21-3 Keyboard Status and Control Register (KBSCR) . . . . . . . . . .326
21-4 Keyboard Interrupt Enable Register (KBIER) . . . . . . . . . . . . .327
22-1 COP Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .330
22-2 Configuration Register (CONFIG). . . . . . . . . . . . . . . . . . . . . .332
22-3 COP Control Register (COPCTL). . . . . . . . . . . . . . . . . . . . . .333
23-1 Break Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . .337
23-2 Break Module I/O Register Summary. . . . . . . . . . . . . . . . . . .337
23-3 Break Status and Control Register (BRKSCR). . . . . . . . . . . .339
23-4 Break Address Register High (BRKH) . . . . . . . . . . . . . . . . . .340
23-5 Break Address Register Low (BRKL) . . . . . . . . . . . . . . . . . . .340
23-6 SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . . . . 341
23-7 SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . . . .342
24-1 MMIIC Signal Timings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .354
25-1 64-Pin QFP (Case #840B) . . . . . . . . . . . . . . . . . . . . . . . . . . .358
Data Sheet MC68HC908LD64 — Rev. 3.0
26 List of Figures Freescale Semiconductor
Data Sheet — MC68HC908LD64
Table Title Page
1-1 Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
2-1 Vector Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4-1 FLASH Memory Array Summary . . . . . . . . . . . . . . . . . . . . . . .65
6-1 Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86
6-2 Opcode Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
8-1 Free-Running HSOUT, VSOUT, DE, and DCLK Settings . . .102
8-2 VCO Frequency Multiplier (N) Selection. . . . . . . . . . . . . . . . . 109

List of Tables

9-1 Signal Name Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . .116
9-2 PIN Bit Set Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118
9-3 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128
9-4 SIM Registers Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
10-1 Monitor Mode Signal Requirements and Options . . . . . . . . . .141
10-2 Mode Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142
10-3 READ (Read Memory) Command . . . . . . . . . . . . . . . . . . . . .144
10-4 WRITE (Write Memory) Command. . . . . . . . . . . . . . . . . . . . .145
10-5 IREAD (Indexed Read) Command . . . . . . . . . . . . . . . . . . . . .145
10-6 IWRITE (Indexed Write) Command . . . . . . . . . . . . . . . . . . . .146
10-7 READSP (Read Stack Pointer) Command . . . . . . . . . . . . . . . 146
10-8 RUN (Run User Program) Command . . . . . . . . . . . . . . . . . . .147
10-9 Monitor Baud Rate Selection . . . . . . . . . . . . . . . . . . . . . . . . .147
11-1 Pin Name Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150
11-2 Prescaler Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .163
11-3 Mode, Edge, and Level Selection. . . . . . . . . . . . . . . . . . . . . .167
Freescale Semiconductor List of Tables 27
List of Tables
Table Title Page
12-1 PWM Channels and Port I/O pins. . . . . . . . . . . . . . . . . . . . . .174
13-1 MUX Channel Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
13-2 ADC Clock Divide Ratio . . . . . . . . . . . . . . . . . . . . . . . . . . . . .186
14-1 USB I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190
15-1 Pin Name Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .222
15-2 Baud Rate Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .228
16-1 Pin Name Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236
16-2 Baud Rate Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .243
17-1 Pin Name Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .253
17-2 Sync Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .257
17-3 Sync Output Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .258
17-4 ATPOL, VINVO, and HINVO setting. . . . . . . . . . . . . . . . . . . .261
17-5 Sample Vertical Frame Frequencies . . . . . . . . . . . . . . . . . . .264
17-6 Clamp Pulse Width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .265
17-7 HSYNC Polarity Detection Pulse Width . . . . . . . . . . . . . . . . . 267
17-8 ATPOL, VINVO, and HINVO setting. . . . . . . . . . . . . . . . . . . .268
17-9 Free-Running HSOUT, VSOUT, DE, and DCLK Settings . . .269
18-1 Shadow Width Setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .289
18-2 Shadow Width Setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .290
19-1 Port Control Register Bits Summary. . . . . . . . . . . . . . . . . . . .296
19-2 Port A Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .299
19-3 Port B Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .302
19-4 Port C Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .305
19-5 Port D Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308
19-6 Port E Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .313
21-1 Pin Name Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322
24-1 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . .344
Data Sheet MC68HC908LD64 — Rev. 3.0
28 List of Tables Freescale Semiconductor
List of Tables
Table Title Page
24-2 Operating Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .345
24-3 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .345
24-4 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . .346
24-5 Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
24-6 TIM Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
24-7 Oscillator Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .347
24-8 ADC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . .348
24-9 Sync Processor Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .349
24-10 USB DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . 349
24-11 USB Low Speed Source Electrical Characteristics. . . . . . . . .350
24-12 USB High Speed Source Electrical Characteristics . . . . . . . . 351
24-13 HUB Repeater Electrical Characteristics . . . . . . . . . . . . . . . . 352
24-14 USB Signaling Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .353
24-15 DDC12AB/MMIIC Interface Input Signal Timing. . . . . . . . . . . 354
24-16 DDC12AB/MMIIC Interface Output Signal Timing . . . . . . . . . 354
24-17 FLASH Memory Electrical Characteristics . . . . . . . . . . . . . . . 355
26-1 MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .359
Freescale Semiconductor List of Tables 29
List of Tables
Data Sheet MC68HC908LD64 — Rev. 3.0
30 List of Tables Freescale Semiconductor
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