CIRUSS LOGIC CS8415A Specifications

Download

Page 1

Приемник цифрового аудиоинтерфейса 96

CS8415A

Приемн ик

Буфер данных C и U бит

7:1

Порт

AES3 S/PDIF

Декодер

Восстано вление часов и данных

После доват ельны й аудио выход

Подпишитесь на DeepL Pro и переводите документы большего объема. Подробнее на www.DeepL.com/pro.

Характе

кГц

ристики

♦

Комплектация EIAJ CP1201, IEC-60958,

AES3, S/PDIF-совместимый приемник

♦

+5,0 В Аналоговое питание (VA+)

♦

+3,3 В или +5,0 В Цифровой интерфейс (VL+)

♦

7:1 S/PDIF Input MUX

♦

Гибкий 3-проводной последовательный порт цифрового вывода

♦

Диапазон частот дискретизации от 8 кГц до 96 кГц

♦

Восстановление тактовой частоты с низким уровнем джиттера

♦

Доступ к состоянию канала и пользовательским данным на чтение с помощью выводов и микроконтроллера

♦

Микроконтроллерный и автономный режимы

♦

Дифференциальный кабельный приемник

♦

Память состояния канала и буфера пользовательских данных на кристалле

♦

Автоматическое определение входных потоков сжатого аудиосигнала

♦

Декодирует субкод CD Q

♦

OMCK Режим системного тактового генератора

Общее описание

CS8415A представляет собой монолитное КМОПустройство, осуществляющее прием и декодирование одного из 7 каналов аудиоданных в соответствии со стандартами IEC60958, S/PDIF, EIAJ CP1201 или AES3. CS8415A имеет последовательный порт цифрового аудиовыхода и широкие возможности управления через 4проводной порт микроконтроллера. Состояние канала и пользовательские данные собраны в буферах блочного размера, что облегчает доступ к ним при чтении.

Механизм восстановления тактовых импульсов с низким уровнем джиттера позволяет получить очень чистый восстановленный тактовый сигнал из входящего потока AES3.

Автономная работа позволяет системам без микроконтроллера управлять CS8415A с помощью выделенных выходных выводов для данных о состоянии канала.

CS8415A выпускается в 28-контактном корпусе TSSOP и SOIC в коммерческом (от -10 до +70°С) и

промышленном исполнении (от -40 до +85°С). Также доступна демонстрационная плата CDB8415A Customer Demonstration Board для оценки устройства и получения предложений по внедрению. Информация для заказа приведена на

стр. 2.

Целевыми приложениями являются аудио-видео ресиверы, CD-R, DVD ресиверы, мультимедийные акустические системы, цифровые микшерные пульты, процессоры эффектов, телевизионные приставки, компьютерные и автомобильные аудиосистемы.

VA+ AGND FILT RERR

RXN0

RXP6 RXP5

RX P4 RX P3 RX P2

RXP1 RXP0 H/S

RMCK

VL+ DGND

OMCK

Page 2

RST

SCL/ CCL K

http://www.cirrus.com

E M P H

S D A /

AD1/

CDIN AD0/

C D O U T

INT

O L R C K

O S C L K

S D O U T

АВГУСТ '05

DS470F4

Page 3

Page 4

CS8415A

DS470F4

ИНФОРМАЦИЯ ДЛЯ ЗАКАЗА

Продукт

Описание

Пакет

Класс

Диапазо н температ ур

Не

содержа

щие Pb

Контейнер

Номер заказа

Железная

дорога

CS8415A-CZZ

ДА

Лента и

катушка

CS8415A-CZZR

Железная

дорога

CS8415A-CZ

Коммерческ ая

от -10 до

+70°C

НЕТ

Лента и катушка

CS8415A-CZR

Железная

дорога

CS8415A-IZZ

CS8415A

Приемник цифрового

аудиоинтерф

ейса 96 кГц

28-

TSSOP

Промышл енность

от -40 до

+85°C

ДА

Лента и катушка

CS8415A-IZZR

Page 5

CS8415A

DS470F4

Железная

дорога

CS8415A-CSZ

ДА

Лента и катушка

CS8415A-CSZR

Железная

дорога

CS8415A-CS

28-SOIC

Коммерческ ая

от -10 до

+70°C

НЕТ

Лента и катушка

CS8415A-CSR

CDB8415A

Оценочная плата CS8415A

---

CDB8415A

Page 6

CS8415A

DS470F4

ОГЛАВЛЕНИЕ

ХАРАКТЕРИСТИКИ И СПЕЦИФИКАЦИИ.............................................................................................6

ЗАДАННЫЕ УСЛОВИЯ ЭКСПЛУАТАЦИИ...........................................................................................6

АБСОЛЮТНЫЕ МАКСИМАЛЬНЫЕ ЗНАЧЕНИЯ.................................................................................6

ЭЛЕКТРИЧЕСКИЕ ХАРАКТЕРИСТИКИ ПОСТОЯННОГО ТОКА.......................................................6

ХАРАКТЕРИСТИКИ ЦИФРОВЫХ ВХОДОВ ........................................................................................7

ХАРАКТЕРИСТИКИ ЦИФРОВОГО ИНТЕРФЕЙСА..............................................................................7

ХАРАКТЕРИСТИКИ ПЕРЕКЛЮЧЕНИЯ................................................................................................7

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ - ПОСЛЕДОВАТЕЛЬНЫЕ АУДИОПОРТЫ...................8

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ - ПОРТ УПРАВЛЕНИЯ - РЕЖИМ SPI...........................9

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ - ПОРТ УПРАВЛЕНИЯ - РЕЖИМ I²C..........................10

ТИПОВАЯ СХЕМА ПОДКЛЮЧЕНИЯ..................................................................................................11

ОБЩЕЕ ОПИСАНИЕ............................................................................................................................12

3.1

Документы по стандартам AES3 и S/PDIF..................................................................................12

ПОСЛЕДОВАТЕЛЬНЫЙ ПОРТ АУДИОВЫХОДА ............................................................................13

ПРИЕМНИК AES3.................................................................................................................................15

5.1

Мультиплексор входов S/PDIF 7:1...............................................................................................15

5.2

OMCK Режим системного тактового генератора........................................................................15

5.3

PLL, затухание джиттера и изменение скорости ........................................................................15

5.4

Сообщение об ошибках и функция удержания ..........................................................................15

5.5

Обработка данных о состоянии канала.......................................................................................16

5.6

Работа с пользовательскими данными.......................................................................................16

5.7

Автоматическое обнаружение незвуковых сигналов ..................................................................16

5.8

Работа в монофоническом режиме.............................................................................................17

ОПИСАНИЕ ПОРТОВ УПРАВЛЕНИЯ И ВРЕМЕННЫЕ ХАРАКТЕРИСТИКИ .................................18

6.1

Режим СПИТМ...............................................................................................................................18

6.2

Режим I²C.......................................................................................................................................19

6.3

Прерывания...................................................................................................................................19

КРАТКОЕ ОПИСАНИЕ РЕГИСТРОВ ПОРТА УПРАВЛЕНИЯ ..........................................................20

7.1

Указатель адреса памяти (MAP)..................................................................................................20

ОПРЕДЕЛЕНИЯ БИТОВ РЕГИСТРА ПОРТА УПРАВЛЕНИЯ..........................................................21

8.1

Управление 1 (01h) .......................................................................................................................21

8.2

Управление 2 (02h) .......................................................................................................................21

8.3

Управление источником тактовых импульсов (04h)...................................................................22

8.4

Формат данных порта последовательного аудиовыхода (06h) ................................................22

8.5

Статус прерывания 1 (07h) (только чтение)................................................................................23

8.6

Статус прерывания 2 (08h) (только чтение)................................................................................24

8.7

Маска прерывания 1 (09h)............................................................................................................24

8.8

Режим прерывания 1 MSB (0Ah) и Режим прерывания 1 LSB (0Bh) ........................................24

8.9

Маска прерывания 2 (0Ch)...........................................................................................................24

8.10

8.11

8.12

8.13

8.14

8.15

8.16

8.17

8.18

8.19

ОПИСАНИЕ ВЫВОДОВ - ПРОГРАММНЫЙ РЕЖИМ.......................................................................29

10.

РЕЖИМ ЖЕСТКОГО ДИСКА..............................................................................................................31

10.1

11.

ОПИСАНИЕ ВЫВОДОВ - АППАРАТНЫЙ РЕЖИМ ........................................................................32

12.

ПРИЛОЖЕНИЯ ..................................................................................................................................34

12.1

12.2

12.3

Режим прерывания 2 MSB (0Dh) и Режим прерывания 2 LSB (0Eh)......................................25

Статус канала приемника (0Fh) (только чтение) ......................................................................25

Ошибка приемника (10h) (только чтение) .................................................................................26

Маска ошибок приемника (11h)..................................................................................................26

Управление буфером данных состояния канала (12h)............................................................27

Управление буфером данных пользователя (13h) ..................................................................27

Подкод Q-канала Байты 0 - 9 (14h - 1Dh) (только чтение).......................................................28

Соотношение OMCK/RMCK (1Eh) (только чтение)...................................................................28

Буфер данных C- или U-бита (20h - 37h) ..................................................................................28

Регистр идентификации и версии CS8415A (7Fh) (только чтение).........................................28

Форматы последовательных аудиопортов ...............................................................................31

Сброс, отключение питания и запуск.........................................................................................34

Идентификационный код и код пересмотра .............................................................................34

Источник питания, заземление и разводка печатной платы ...................................................34

Page 7

CS8415A

DS470F4

13.

ПРИЛОЖЕНИЕ A: ВНЕШНИЕ КОМПОНЕНТЫ ПРИЕМНИКА AES3/SPDIF/IEC60958 ................35

13.1

Внешние компоненты приемника AES3 ....................................................................................35

13.2

Требования к изолирующему трансформатору........................................................................36

14.

ПРИЛОЖЕНИЕ B: УПРАВЛЕНИЕ СОСТОЯНИЕМ КАНАЛА И БУФЕРОМ ПОЛЬЗОВАТЕЛЬСКИХ

ДАННЫХ.............................................................................................................................................37

14.1

Управление битами состояния канала AES3 (C)......................................................................37

14.2

Доступ к буферу E.......................................................................................................................37

14.2.1

14.2.2

14.2.3

14.3

AES3 Управление пользовательскими битами (U) ..................................................................39

15.

ПРИЛОЖЕНИЕ В: ФИЛЬТР PLL ......................................................................................................40

15.1

Общие сведения..........................................................................................................................40

15.2

Компоненты внешнего фильтра.................................................................................................41

15.2.1

15.2.2

15.2.3

15.3

Выбор стоимости компонентов..................................................................................................42

15.3.1

15.3.2

15.3.3

15.3.4

16.

ИСТОРИЯ ПЕРЕСМОТРА .................................................................................................................45

Резервирование первых 5 байт в буфере E ................................................................38

Система управления серийными копиями (SCMS) .....................................................38

Доступ к буферу данных состояния канала E..............................................................38

14.2.3.1

14.2.3.2

General ............................................................................................................................41

Выбор конденсатора......................................................................................................41

Разводка печатной платы..............................................................................................41

Определение ревизии детали.......................................................................................42

Внешние компоненты .....................................................................................................42

Допустимый джиттер......................................................................................................43

Затухание джиттера .......................................................................................................44

Однобайтовый режим........................................................................................38

Двухбайтовый режим .........................................................................................39

Page 8

CS8415A

DS470F4

СПИСОК РИСУНКОВ

Рисунок 1. Временные характеристики мастер-режима аудиопорта ......................................................8

Рисунок 2. Ведомый режим аудиопорта и временные параметры ввода данных.................................8

Рисунок 3. Временные характеристики режима SPI.................................................................................9

Рисунок 4. Временные характеристики режима I²C................................................................................10

Рисунок 5. Рекомендуемая схема подключения для программного режима.......................................11

Рисунок 6. Примеры форматов последовательного аудиовыхода.......................................................14

Рисунок 7. Тайминг приемника AES3 для выходных данных выводов C и U.......................................17

Рисунок 8. Временные характеристики порта управления в режиме SPI ............................................18

Рисунок 9. Временные характеристики порта управления в режиме I²C .............................................19

Рисунок 10. Аппаратный режим ...............................................................................................................31

Рисунок 11. Схема профессионального входа.......................................................................................36

Рисунок 12. Схема бестрансформаторного профессионального входа ..............................................36

Рисунок 13. Входная цепь потребителя..................................................................................................36

Рисунок 14. Входная цепь S/PDIF MUX...................................................................................................36

Рисунок 15. Входная цепь ТТЛ/КМОП .....................................................................................................36

Рисунок 16. Структура буфера данных состояния канала.....................................................................37

Рисунок 17. Блок-схема чтения буфера E...............................................................................................38

Рисунок 18. Блок-схема PLL.....................................................................................................................40

Рисунок 19. Пример рекомендуемой компоновки...................................................................................41

Рисунок 20. Шаблон допустимого джиттера ...........................................................................................43

Рисунок 21. Редакция A............................................................................................................................44

Рисунок 22. Редакция A1..........................................................................................................................44

Рисунок 23. Ревизия A2 с использованием значений A1.......................................................................44

Рисунок 24. Ревизия A2 с использованием значений A2* .....................................................................44

СПИСОК ТАБЛИЦ

Таблица 1. Сводная карта регистров управления..................................................................................20

Таблица 2. Определения битов эквивалентного программного режима..............................................31

Таблица 3. Параметры запуска аппаратного режима............................................................................31

Таблица 4. Маркировка деталей второй линии ......................................................................................42

Таблица 5. Fs = от 8 до 96 кГц .................................................................................................................42

Таблица 6. Fs = 32 - 96 кГц.......................................................................................................................42

Таблица 7. История изменений................................................................................................................45

Page 9

Page 10

CS8415A

DS470F4

Параметр

Символ

Мин

Typ

Макс

Единиц

Напряжение питания

(Приме чание

VA+ VL+

4.5

2.85

5.0 3,3 или 5,0

5.5

V V

Рабочая температура окружающей среды:

Коммерчески

йкласс

Промышленны

й класс

-10

-40--

+70 +85

°C

Параметр

Символ

Min

Макс

Едини

цы

Напряжение питания

VL+,VA+

6.0

Входной ток, любой вывод, кроме выводов питания

(Приме

чание 2)

Iin

±10

мА

Входное напряжение

Vin

-0.3

(VL+) + 0,3

Рабочая температура окружающей среды (при подаче питания)

-55

125

°C

Температура хранения

Tstg

-65

150

°C

Параметры

Символ

Min

Typ

Макс

Единицы

Режим пониженного энергопотребления (Примечание 3)

Ток питания в выключенном состоянии VA+

-20-

μA

VL+ = 3,3 В

-60-

μA

VL+ = 5,0 В

-60-

μA

Нормальная работа (Примечание 4)

Ток питания при частоте кадров 48 кГц VA+

6.3-мА

VL+ = 3,3 В

30.1-мА

ХАРАКТЕРИСТИКИ И СПЕЦИФИКАЦИИ

Все характеристики Min/Max и спецификации гарантируются в указанных рабочих условиях. Типовые рабочие характеристики и спецификации получены в результате измерений при номинальном напряжении питания и

= 25°C.

ЗАДАННЫЕ УСЛОВИЯ ЭКСПЛУАТАЦИИ

AGND, DGND = 0 В, все напряжения относительно 0 В.

Примечания:

Протокол I²C поддерживается только в режиме VL+ = 5,0 В.

АБСОЛЮТНЫЙ МАКСИМУМ

AGND, DGND = 0 В; все напряжения относительно 0 В. Выход за эти пределы может привести к необратимому повреждению устройства. Нормальная работа при этих крайних значениях не гарантируется.

Переходные токи до 100 мА не приводят к защелкиванию SCR.

ЭЛЕКТРИЧЕСКИЕ ХАРАКТЕРИСТИКИ ПОСТОЯННОГО ТОКА

AGND = DGND = 0 В; все напряжения относительно 0 В.

Page 11

CS8415A

DS470F4

VL+ = 5,0 В

46.5-мА

Ток питания при частоте кадров 96 кГц VA+

6.6-мА

VL+ = 3,3 В

44.8-мА

VL+ = 5,0 В

76.6-мА

Режим пониженного энергопотребления определяется как RST = LO, при этом все тактовые генераторы и линии данных остаются неподвижными.

Нормальный режим работы определяется как RST = HI.

Page 12

CS8415A

DS470F4

ХАРАКТЕРИСТИКИ ЦИФРОВОГО ВХОДА

Параметры

Символ

Min Typ Max

Единицы

Входной ток утечки

Iin

-±1±10

μA

Дифференциальное входное напряжение, RXP0 - RXN0

VTH

200-мВ

Параметры

Символ

Min

Макс

Единицы

Выходное напряжение высокого уровня (

IOH

= -3,2 мА)

VOH

(VL+) - 1,0

Выходное напряжение низкого уровня (

IOH

= 3,2 мА)

VOL

0.4

Входное напряжение высокого уровня, кроме

RXn

VIH

2.0

(VL+) + 0,3

Входное напряжение низкого уровня, кроме

RXn

(Приме

чание 5)

ВИЛ

-0.3

0.4/0.8

Параметр

Символ

Мин

Typ

Макс

Единицы

Низкая длительность импульса на выводе RST

200--

μs

Диапазон частот дискретизации при восстановлении тактовой частоты PLL

8.0-108.0

кГц

Джиттер выходного сигнала RMCK

(Приме

чание 6)

200

ps RMS

Рабочий цикл выхода RMCK

405060

ЦИФРОВОЙ ИНТЕРФЕЙС ТЕХНИЧЕСКИЕ ХАРАКТЕРИСТИКИ

AGND = DGND = 0 В; все напряжения относительно 0 В.

В режиме 5,0 В

= 0,8 В (макс.), в режиме 3,3 В

VIL

=0,4 В (макс.).

VIL

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ

Входы: Логический 0 = 0 В, Логический 1 = VL+;

= 20 пФ.

Цикл за циклом при использовании внешних компонентов PLL-фильтра с частотой от 32 до 96 кГц.

Page 13

CS8415A

DS470F4

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ - ПОСЛЕДОВАТЕЛЬНЫЕ

Параметр

Символ

Мин

Typ

Макс

Единицы

Активный фронт OSCLK к выходу SDOUT Valid

(Приме

чание 7)

tdpd

--20

Основной режим

Задержка активного фронта сигнала RMCK - OSCLK

(Приме

чание 7)

tsmd

0-10

Задержка перехода от RMCK к OLRCK

(Приме

чание 8)

tlmd

0-10

Дежурный цикл OSCLK и OLRCK

-50-

Ведомый режим

Период OSCLK

(Приме

чание 9)

tsckw

36--

Ширина низкого уровня входного сигнала OSCLK

tsckl

14--

Ширина входного сигнала OSCLK

tsckh

14--

OSCLK Active Edge to OLRCK Edge (Note 7, 8, 10)

tlrckd

20--

Установка фронта импульса OLRCK перед активным фронтом OSCLK

Примечания 7, 8, 11

tlrcks

20--

sm d

lm d

Ап пар атн ая среда

lrckd

lrcks

sckh

tsckl

sckw

tdpd

АУДИОПОРТЫ

Входы: Логический 0 = 0 В, Логический 1 = VL+;

= 20 пФ.

10.

11.

OS C LK (выход)

OL RCK (выход)

RM C K

(выход)

RM C K

(выход)

Активные фронты OSCLK программируются.

Полярность OLRCK программируется.

Не более 128 SCLK на кадр.

Эта задержка нужна для того, чтобы предыдущий фронт OSCLK не был интерпретирован как первый после изменения OLRCK.

Это время установки гарантирует, что данный фронт OSCLK будет интерпретирован как первый после изменения OLRCK.

OLRCK

(вход)

OSCLK

(вход)

SDOUT

S oftw are M ode

Page 14

CS8415A

DS470F4

Рисунок 1. Временные характеристики мастер-режима аудиопорта Рисунок 2. Временные характеристики ведомого режима аудиопорта и ввода данных

Page 15

CS8415A

DS470F4

1 1

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ - ПОРТ УПРАВЛЕНИЯ - РЕЖИМ

Параметр

Символ

Min

Typ

Макс

Единицы

Тактовая частота CCLK

(Примеч

ание 12)

fsck

0-6.0

МГц

CS High Время между передачами

tcsh

1.0--

μs

Падение CS до фронта импульса CCLK

tcss

20--

Время ожидания CCLK

tscl

66--

Время высокого уровня CCLK

tsch

66--

Время установления сигнала от CDIN до CCLK

tdsu

40--

Время нарастания CCLK до удержания данных

(Примеч

ание 13)

tdh

15--

CCLK Falling to CDOUT Stable

tpd

--50

Время нарастания CDOUT

tr1

--25

Время спада CDOUT

tf1

--25

Время нарастания CCLK и CDIN

(Примеч

ание 14)

tr2

--100

Время спада CCLK и CDIN

(Примеч

ание 14)

tf2

--100

SPI

Входы: Логический 0 = 0 В, Логический 1 = VL+;

= 20 пФ.

12.

Если Fs меньше 46,875 кГц, то максимальная частота CCLK должна быть меньше 128 Fs. Это обусловлено временными требованиями, необходимыми для доступа к буферной памяти состояния канала и пользовательских битов. Доступ к файлу управляющих регистров может осуществляться на полной частоте 6 МГц. Минимально допустимая частота дискретизации входного сигнала составляет 8 кГц, поэтому выбор значения CCLK, меньшего или равного

1,024 МГц, должен быть безопасным для всех возможных условий.

13.

Данные должны удерживаться в течение времени, достаточного для преодоления времени перехода CCLK.

14.

Для

fsck

<1 МГц.

CCLK

CDIN

Page 16

CS8415A

DS470F4

CDOUT

css

склt sch

tcsh t r2t f2

dsu

Рисунок 3. Временные характеристики режима SPI

Page 17

CS8415A

DS470F4

1 3

КОММУТАЦИОННЫЕ ХАРАКТЕРИСТИКИ - ПОРТ УПРАВЛЕНИЯ - РЕЖИМ

Параметр

Символ

Мин

Typ

Макс

Единицы

Тактовая частота SCL

fscl--

100

кГц

Свободное время шины между передачами

tbuf

4.7--

μs

Время удержания начального состояния (до первого тактового импульса)

thdst

4.0--

μs

Низкое время тактового генератора

tlow

4.7--

μs

Время выхода часов

бедро

4.0--

μs

Время установления условия повторного запуска

цуст

4.7--

μs

Время удержания SDA после падения SCL

(Примеч

ание 16)

thdd

0--

μs

Время установки SDA до нарастания SCL

цуд

250--

Время нарастания по обеим линиям SDA и SCL

--25

Время спада обеих линий SDA и SCL

--25

Время установления условия останова

tsusp

4.7--

μs

buf

hdst

высо кий

hdst

susp

I²C

(Примечание 15), Входы: Логический 0 = 0 В, Логический 1 = VL+;

15.

Протокол I²C поддерживается только в режиме VL+ = 5,0 В.

16.

Данные должны удерживаться в течение времени, достаточного для преодоления 25 нс времени перехода SCL.

= 20 пФ.

SDA

SCL

Повторный

Остановить Старт

Остановка

низк ий

hdd

sud

цуст

уров ень

Рисунок 4. Временные характеристики режима I²C

Начало

Page 18

CS8415A

DS470F4

+5.0 V

Аналог овое питани е*

Бисе р

0,1 мкФ

0,1

мкФ

VA+

RXP6

CS8415A

RXP5 RXP4

RXP3 RXP2 RXP1 RXP0 RXN0

ВЛ+

AES3/

SPDIF

Источн ики

OLRCK OSCLK SDOUT

SDA/CDOUT

AD0/CS

RMCK

SCL/CCLK

AD1/CDIN

INT

Аппарат ный контроль

EMPH/AD

2 RERR RST

AGND FILT

DGND2

H/S

DGND

RFILT

CFILT

CRIP

Микроконтрол лер

проводное устройство последоват ельного ввода аудиосигна ла

Управление часами

ТИПОВОЕ ПОДКЛЮЧЕНИЕ ДИАГРАММА

Феррит *

+3,3 В или +5,0 В

Цифровое питание

* Отдельное аналоговое питание необходимо только в тех случаях, когда

RMCK используется для решения задач, чувствительных к джиттеру. В тех

случаях, когда RMCK не используется для решения задач, чувствительных к джиттеру, подключите VA+ к VD+ через ферритовую бусину. Между VA+ и AGND следует установить развязывающий конденсатор.

Типовые конфигурации входов и рекомендуемые входные цепи см. в

разделе 5.1 "Входной мультиплексор 7:1 S/PDIF" и в Приложении A.

Рисунок 5. Рекомендуемая схема подключения для программного режима

Page 19

CS8415A

DS470F4

1 5

ОБЩЕЕ ОПИСАНИЕ

CS8415A представляет собой монолитное КМОП-устройство, осуществляющее прием и декодирование аудиоданных в соответствии со стандартами интерфейсов AES3, IEC60958, S/PDIF и EIAJ CP1201.

Входные данные могут быть как дифференциальными, так и односторонними. Из поступающих данных с помощью PLL восстанавливается тактовый генератор с низким джиттером. Декодированные аудиоданные выводятся через конфигурируемый 3-проводной выходной порт. Данные о состоянии канала и пользовательские данные собираются в буферы блочного размера и могут быть доступны через порт микроконтроллера SPI или I²C. Для систем без микроконтроллера предусмотрен автономный режим, обеспечивающий прямой доступ к выходным выводам состояния канала и пользовательских данных.

Целевые области применения: AVR, CD-R, DAT, DVD, мультимедийные акустические системы, MD и VTR оборудование, микшерные пульты, оборудование для передачи и приема цифрового аудиосигнала, высококачественные ЦАП и АЦП, процессоры эффектов, телевизионные приставки и компьютерные аудиосистемы.

На рисунке 5 приведены схемы питания и внешних подключений CS8415A, сконфигурированного для

работы с микроконтроллером.

3.1 Стандарты AES3 и S/PDIF Документы

В данном техническом описании предполагается, что пользователь знаком с форматами данных AES3 и S/PDIF. Для удобства пользования рекомендуется иметь под рукой актуальные копии

спецификаций AES3 и IEC60958.

Последнюю версию стандарта AES3 можно получить в Audio Engineering Society или ANSI по адресам www.aes.org или www.ansi.org. Последнюю версию стандарта IEC60958 можно получить в ANSI или в Международной электротехнической комиссии по адресу www.iec.ch. Последний стандарт EIAJ CP-1201 можно получить в Японском бюро электроники.

Cirrus Logic Application Note 22: Overview of Digital Audio Interface Data Structures содержит полезный учебник по спецификациям цифрового аудио, но его не следует рассматривать как замену стандартов.

Статья "Понимание и реализация системы управления последовательным копированием SCMS для передачи цифрового аудио", написанная Клифтоном Санчесом, является прекрасным учебным пособием по SCMS. Она доступна в AES в виде препринта 3518.

Page 20

CS8415A

DS470F4

ПОСЛЕДОВАТЕЛЬНЫЙ АУДИОВЫХОД ПОРТ

Предусмотрен 3-проводной последовательный порт вывода звука. Порт может быть настроен в соответствии с требованиями подключенного устройства с помощью управляющих регистров. Настраиваются следующие параметры: ведущий или ведомый, частота последовательного тактового генератора, разрешение аудиоданных, левое или правое обоснование данных относительно левого/правого тактового генератора, опциональная задержка первого бита данных на одну ячейку, полярность битового тактового генератора и полярность левого/правого тактового генератора. Установка соответствующих управляющих битов позволяет реализовать множество форматов.

На рис. 6 показан выбор распространенных выходных форматов, включая настройки управляющих битов.

Следует отметить, что в режиме правого выравнивания выходные данные последовательного аудиосигнала имеют "расширенный MSB". Это означает, что в подкадре, где MSB данных равен "1", все биты, предшествующие MSB в этом подкадре, также будут равны "1". И наоборот, в субкадре, где MSB данных равен "0", все биты, предшествующие MSB в субкадре, также будут равны "0".

Предусмотрен специальный формат прямого вывода AES3, который обеспечивает доступ порта последовательного вывода к битам V, U и C, встроенным в последовательный поток аудиоданных. Бит P заменяется битом Z, который маркирует подкадр непосредственно перед началом каждого блока. Сигнал запуска блока состояния принимаемого канала доступен только в аппаратном режиме, как вывод RCBL.

В режиме ведущего устройства тактовый генератор левого/правого каналов и последовательный битовый генератор являются выходами, формируемыми из восстановленного тактового генератора RMCK. В режиме ведомого устройства левый/правый тактовый генератор и последовательный битовый генератор являются входами. Тактовый генератор левого/правого каналов должен быть синхронизирован с соответствующим ведущим генератором, но при необходимости последовательный битовый генератор может быть асинхронным и прерывистым. Благодаря соответствующей фазировке левого/правого тактового генератора и управлению последовательными тактовыми генераторами несколько CS8415A могут совместно использовать один последовательный порт. Левый/правый тактовый генератор должен быть непрерывным, но рабочий цикл может быть меньше указанного типичного значения 50%, если в каждой фазе присутствует достаточное количество последовательных тактовых генераторов для обработки всех битов данных. В режиме ведомого устройства порт последовательного аудиовыхода не должен быть настроен на передачу данных с правым выравниванием. При использовании порта последовательного аудиовыхода в режиме ведомого с входом OLRCK, асинхронным по отношению к поступающим данным AES3, предусмотрен бит прерывания (OSLIP) для индикации

Page 21

Page 22

CS8415A

DS470F4

при возникновении повторных или пропущенных выборок. CS8415A позволяет мгновенно отключать

SOMS*

SOSF*

SORES[1:0]*

СОЮЗ*

SODEL*

SOSPOL*

SOLRPOL*

Левое

обоснование

XXXX0000

I²S

XXXX0101

Право оправдано

1XXX1000

AES3 Direct

XX110000

MSB

LSB

MSB

LSB

MSB

Канал A

Канал B

MSB

LSB

MSB

Канал A

Канал B

MSB

LSB

Канал A

Канал B

MSB Extended

MSB

LSB

MSB Расширенный

MSB

LSB

Канал A

Канал B

Канал A

Канал B

LSB

MSB V U C

LSB

MSB V U C Z LSB

MSB V U C

Кадр 0

Рама 191

звуковые данные порта последовательного аудиовыхода с помощью бита MUTESAO регистра управления 1.

OLRCK

Left

Justified

OSCLK

(Out)

SDOUT

OLRCK

I²S

(вых

од)

Право

оправд

ано

(выход)

AES3

Прям

ой (вых од)

OSCLK

SDOUT

OLRCK

OSCLK

SDOUT

OLRCK

OSCLK

SDOUT

X = не требует соответствия формату, но должен быть установлен в нужное значение

* Описания битов регистра формата данных последовательного вывода приведены в разделе Описания битов регистра формата данных последовательного вывода для объяснения значения каждого бита

Рисунок 6. Примеры форматов последовательного аудиовыхода

Page 23

CS8415A

DS470F4

ПРИЕМНИК AES3

CS8415A включает в себя приемник цифрового аудиосигнала AES3. Комплексная схема буферизации обеспечивает доступ на чтение к состоянию канала и пользовательским данным. Эта схема буферизации описана в Приложении B.

Приемник AES3 принимает и декодирует аудио и цифровые данные в соответствии со стандартами интерфейсов AES3, IEC60958 (S/PDIF) и EIAJ CP-1201. Приемник состоит из дифференциального входного каскада, управляемого через выводы RXP0 и RXN0, схемы восстановления тактовой частоты на основе PLL и декодера, который отделяет аудиоданные от данных о состоянии канала и пользовательских данных.

Для заделки и изоляции входящих кабелей данных от CS8415A используются внешние компоненты. Эти компоненты подробно описаны в Приложении A.

5.1 Мультиплексор 7:1 S/PDIF входа

В CS8415A используется входной мультиплексор S/PDIF 7:1, позволяющий обрабатывать до семи каналов входных цифровых аудиоданных. Цифровые аудиоданные являются однополярными и поступают на выводы RXP[0:6]. При реализации любой части мультиплексора неиспользуемые выводы RXP должны быть привязаны к земле, а RXN0 должен быть соединен с землей по переменному току. Доступ к управлению линией выбора мультиплексора осуществляется через биты MUX[2:0] регистра Control 2. По умолчанию мультиплексор подключается к RXP0. Поэтому по умолчанию через RXP0 и RXN0 подается дифференциальный сигнал. Рекомендуемые входные цепи приведены в Приложении A.

5.2 OMCK Системный тактовый генератор Режим

Имеется специальный режим переключения тактовых импульсов, который позволяет выводить тактовые импульсы, поступающие на вход через вывод OMCK, через вывод RMCK. Эта функция управляется битом SWCLK в регистре 1 управляющих регистров. Когда PLL теряет блокировку, частота VCO падает до 300 кГц. Режим переключения тактовых импульсов позволяет использовать входной тактовый сигнал через OMCK в качестве тактового сигнала в системе без каких-либо сбоев, когда PLL теряет блокировку. Например, при удалении входа от приемника. При включении SWCLK и реализации этого режима RMCK является выходом и не является двунаправленным. Такое переключение тактовых импульсов выполняется без глюков. Обратите внимание, что внутренняя схема, связанная с RMCK, не управляется OMCK. Это означает, что сигналы OSCLK и OLRCK продолжают поступать от PLL и в этом режиме не используются. Данная функция доступна только в программном режиме.

5.3 PLL, подавление джиттера и скорость изменения

Общее описание PLL, выбор рекомендуемых элементов фильтра PLL и особенности компоновки приведены в Приложении C. На рис. 5 показана рекомендуемая конфигурация двух конденсаторов и одного резистора, входящих в состав фильтра PLL.

5.4 Сообщение об ошибках и функция удержания

В процессе декодирования входящего потока данных AES3 CS8415A может выявить несколько видов ошибок, которые отображаются в регистре Receiver Error. Бит UNLOCK указывает, заблокирован ли PLL на входящие данные AES3. Бит V отражает текущее состояние бита валидности. Бит CONF (confidence) представляет собой логическое ИЛИ из BIP и UNLOCK. Бит ошибки BIP (bi-phase) указывает на ошибку во входящем двухфазном кодировании. Бит PAR (четность) указывает на ошибку четности при приеме.

Биты ошибок являются "липкими" - они устанавливаются при первом появлении соответствующей

Page 24

CS8415A

DS470F4

ошибки и будут оставаться установленными до тех пор, пока пользователь не прочитает регистр через порт управления. Это позволяет регистру регистрировать все не маскированные ошибки, возникшие с момента последнего чтения регистра.

Регистр Receiver Error Mask позволяет маскировать отдельные ошибки. Биты этого регистра служат масками для соответствующих битов регистра ошибок приемника. Если бит маски установлен в 1, то ошибка не маскируется, что означает следующее: о ее возникновении будет сообщено в регистре ошибок приемника, что вызовет

Page 25

CS8415A

DS470F4

импульс на RERR, вызывающий возникновение прерывания RERR и влияющий на текущий аудиосэмпл в зависимости от состояния битов HOLD. Биты HOLD позволяют выбрать между удержанием предыдущего сэмпла, заменой текущего сэмпла на нулевой (отключение звука) и отсутствием изменения текущего сэмпла. Если бит маски установлен в 0, то ошибка маскируется, что означает следующее: ее появление не будет зафиксировано в регистре ошибок приемника, не вызовет импульс на RERR или прерывание RERR, а также не повлияет на текущий аудиосэмпл. Ошибки QCRC и CCRC не влияют на текущий аудиосэмпл, даже если они не замаскированы.

5.5 Данные о состоянии канала Обработка

Первые 2 байта блока состояния канала декодируются в регистр состояния канала приемника. Установка бита CHS в регистре управления буфером данных статуса канала определяет, от какого канала идет декодирование статуса канала: от канала A (CHS = 0) или от канала B (CHS = 1).

Бит PRO (professional) извлекается напрямую. Для потребительских данных извлекается бит COPY (copyright), а код категории и биты L декодируются для определения статуса SCMS, на который указывает бит ORIG (original). Если во входящем потоке AES3 код категории установлен в General, то авторские права будут указаны всегда, даже если в потоке авторские права не указаны. Наконец, бит AUDIO извлекается и используется для установки индикатора AUDIO, как описано ниже в разделе "Автоопределение неаудио".

Если обнаружен предварительный эмфазис 50/15 мкс, то состояние вывода EMPH соответствующим образом изменяется.

Биты состояния канала, указывающие на длину слова выборки, декодируются в соответствии с требованиями стандартов AES3-1992 или IEC 60958. На аудиоданные, направляемые в порт последовательного аудиовыхода, установка длины слова не влияет, и все 24 бита передаются в том виде, в котором они были получены.

В Приложении A описана общая работа с данными о состоянии канала и данными пользователя.

5.6 Обработка пользовательских данных

Входящие пользовательские данные буферизируются в буфере, доступном пользователю. Принятые пользовательские данные могут также выводиться на вывод U под управлением бита регистра управления. В зависимости от выбранных вариантов тактирования для вывода данных U может не хватать тактового генератора. Рисунок 7 иллюстрирует эту схему. Если поступающие биты пользовательских данных были закодированы как подкод Q-канала, то данные декодируются и представляются в 10 последовательных местах рег-источника. Для индикации декодирования нового блока Q-канала может быть включено прерывание, которое может быть считано через порт управления.

5.7 Обнаружение неаудиторного авто-

Поток данных AES3 может использоваться для передачи незвуковых данных, поэтому важно знать, является ли входящий поток данных AES3 цифровым аудиосигналом или нет. Обычно эта информация передается в бите состояния канала 1 (AUDIO), который автоматически извлекается CS8415A. Однако некоторые неаудиоисточники, например, кодеры придерживаться этого соглашения, и бит может быть установлен неправильно. Приемник CS8415A AES3 может обнаружить такие незвуковые данные. Для этого используется 96-битный код синхронизации, состоящий из 0x0000, 0x0000, 0x0000, 0x0000, 0xF872 и 0x4E1F. При обнаружении кода синхронизации подается внутренний сигнал AUTODETECT. Если в течение следующих 4096 кадров не будет обнаружено никаких дополнительных синхрокодов, то сигнал AUTODETECT будет отключен до тех пор, пока не будет обнаружен другой синхрокод. Бит AUDIO в регистре состояния канала приемника представляет собой логическое ИЛИ из бита AUTODETECT и бита 1 состояния принимаемого канала. Если обнаружены неаудиоданные, то они обрабатываются так же, как и

AC-3®

или MPEG, могут не

Page 26

CS8415A

DS470F4

обычные аудиоданные. При необходимости пользователь может отключить звук на выходах.

Page 27

CS8415A

DS470F4

5.8 Монофонический режим

Поток AES3 может быть использован несколькими способами для передачи данных с частотой дискретизации 96 кГц. Один из способов заключается в удвоении частоты кадров текущего формата. В результате получается стереосигнал с частотой дискретизации 96 кГц, передаваемый по одной витой паре. Альтернативный метод заключается в использовании двух субкадров в сигнале AES3 с кадровой частотой 48 кГц для передачи последовательных выборок монофонического сигнала, в результате чего получается поток с частотой дискретизации 96 кГц. Это позволяет использовать старое оборудование, передатчики и приемники AES3 которого не рассчитаны на работу с частотой кадров 96 кГц, для обработки информации с частотой дискретизации 96 кГц. В таком "монорежиме" для передачи стереоданных требуется 2 кабеля

AES3. CS8415A обеспечивает работу в монорежиме, управляемом битом регистра управления MMR.

Монофонический режим работы приемника эффективно удваивает Fs по сравнению с входной частотой кадров. Выходной тактовый генератор на выводе RMCK отслеживает Fs, и поэтому его частота удваивается по сравнению со стереорежимом. Приемник будет работать с частотой кадров Fs/2, а порт последовательного аудиовыхода - с частотой Fs. Данные субкадра A будут направлены в левое и правое поля данных на SDOUT. Аналогично, данные субкадра B будут направлены в левое и правое поля данных следующего такта слова SDOUT.

Использование монорежима необходимо только в том случае, если порт последовательного аудиовыхода должен работать на частоте 96 кГц. Если CS8415A работает в обычном стереорежиме и принимает данные AES3, оформленные в монорежиме, то порт последовательного аудиовыхода будет работать на частоте 48 кГц, при этом левое и правое поля данных будут представлять собой последовательные аудиосэмплы.

RCBL

Вых

од

VLRCK

C, U

Выход

- Выход RCBL и C доступны только в аппаратном режиме.

- RCBL становится высоким через 2 кадра после получения Z-преамбулы и остается высоким в течение 16 кадров.

- VLRCK - это виртуальный тактовый генератор слов, который может не существовать, но используется для иллюстрации синхронизации C/U.

- Рабочий цикл VLRCK составляет 50%. Частота VLRCK всегда равна частоте входящих кадров.

- Если порт последовательного аудиовыхода находится в режиме ведущего, то VLRCK = OLRCK

- Если порт последовательного аудиовыхода работает в режиме slave, то при необходимости VLRCK должен быть создан извне.

- Переходы Cand Ut выровнены в пределах ±1% от периода VLRCK до фронтов VLRCK.

Рисунок 7. Тайминг приемника AES3 для выходных данных выводов C и U

Page 28

CS8415A

DS470F4

Высокий импеданс

MSB

LSB

MSB

LSB

ОПИСАНИЕ ПОРТОВ УПРАВЛЕНИЯ И СИНХРОНИЗАЦИЯ

Порт управления используется для доступа к регистрам, что позволяет настроить CS8415A на нужные режимы работы и форматы. Кроме того, через порт управления можно считывать данные о состоянии канала и данные пользователя. Работа порта управления может быть полностью асинхронной по отношению к частоте дискретизации звука. Однако во избежание возможных помех выводы порта управления должны оставаться неподвижными, если их работа не требуется.

Порт управления имеет 2 режима: SPI и I²C, при этом CS8415A выступает в роли ведомого устройства. Режим SPI выбирается при наличии перехода высокого уровня в низкий на выводе AD0/CS после подачи высокого уровня на вывод RST. Режим I²C выбирается подключением вывода AD0/CS к VL+ или DGND, тем самым постоянно выбирая нужное состояние адреса бита AD0.

6.1 Режим

В режиме SPI CS - сигнал выбора микросхемы CS8415A, CCLK - тактовый сигнал порта управления (подается на CS8415A от микроконтроллера), CDIN - входная линия данных от микроконтроллера, CDOUT - выходная линия данных от микроконтроллера. Данные поступают по нарастающему фронту CCLK, а выходят по спадающему фронту.

На рис. 8 показана работа порта управления в режиме SPI. Для записи в регистр необходимо

подать низкий уровень CS. Первые семь битов на CDIN формируют адрес микросхемы и должны быть равны 0010000b. Восьмой бит - это индикатор чтения/записи (R/W), который для записи должен иметь низкий уровень. Следующие восемь битов формируют указатель адреса памяти (MAP), который устанавливается на адрес обновляемого регистра. Следующие восемь битов - это данные, которые будут помещены в регистр, обозначенный MAP. Во время записи выход CDOUT остается в состоянии Hi-Z. При желании он может быть подтянут извне к высокому или низкому

уровню с помощью резистора 47 кОм.

Существует возможность автоматического инкремента MAP, которая включается битом INCR регистра MAP. Если INCR равен нулю, то MAP остается неизменной при последовательном чтении или записи. Если INCR установлен в 1, то MAP будет автоматически увеличиваться после чтения или записи каждого байта, что позволяет выполнять блочное чтение или запись последовательных регистров.

Для чтения регистра необходимо установить MAP на нужный адрес, выполнив цикл частичной записи, который завершается (высокий уровень CS) сразу после байта MAP. Бит автоматического инкремента MAP (INCR) может быть установлен или не установлен по желанию пользователя. Чтобы начать чтение, установите низкий уровень CS, передайте адрес микросхемы и установите высокий уровень бита чтения/записи (R/W). Следующий спадающий фронт CCLK тактирует MSB адресуемого регистра (CDOUT выйдет из высокоимпедансного состояния). Если бит автоинкремента MAP установлен в 1, то данные для последовательных регистров будут появляться последовательно.

SPITM

CC L K

CD IN

CD O U

IPАДРЕС CH

001000 0

MA P ДАННЫЕ

R/ W

MSB

LSB

бай т 1 те н

0010000

по

CH IP

А Д Р Е С

Page 29

CS8415A

DS470F4

R/W

MAP = указатель адреса памяти, 8 бит, первый MSB

Рисунок 8. Временные характеристики порта управления в режиме SPI

Page 30

CS8415A

DS470F4

6.2 I²C Mode

Приме чание

0010 AD2-0

R/W ACK DATA7-0 ACK

DATA7-0

ACK

В режиме I²C SDA является двунаправленной линией данных. Данные поступают в микросхему и выводятся из нее по тактовому генератору SCL, соотношение тактовых импульсов и данных показано на рис. 9. Вывод CS отсутствует. Каждой микросхеме CS8415A присваивается уникальный адрес. Выводы AD0 и AD1 формируют два младших бита адреса микросхемы и должны быть подключены к VL+ или DGND в зависимости от желания. Вывод EMPH используется для установки бита AD2 путем подключения резистора от вывода EMPH к VL+ или к DGND. Состояние вывода воспринимается во время сброса CS8415A. Старшие 4 бита 7-битного поля адреса фиксированы на уровне 0010b. Для связи с CS8415A поле адреса микросхемы, которое является первым байтом, передаваемым в CS8415A, должно соответствовать 0010b, за которым следуют установки EMPH, AD1 и AD0. Восьмой бит адреса является битом R/W. Если операция является записью, то следующий байт - это указатель адреса памяти (MAP), который выбирает регистр для чтения или записи. Если операция является чтением, то выводится содержимое регистра, на который указывает MAP. Установка бита автоматического инкремента в MAP позволяет производить последовательное чтение или запись в регистры. Каждый байт разделяется битом подтверждения. Бит ACK выводится из CS8415A после чтения каждого входного байта и вводится в CS8415A из микроконтроллера после каждого переданного байта. Режим I²C поддерживается только при наличии VL+ в режиме 5 В.

6.3 Прерывания

CS8415A обладает широкими возможностями по прерыванию. Выходной вывод INT предназначен для управления входным выводом прерывания на главном микроконтроллере. Вывод INT может быть установлен в активно-низкий, активно-высокий или активно-низкий режим без активного подтягивающего транзистора. Последний режим используется при подключении проводных ИЛИ с активным низким уровнем, когда к входному выводу прерывания микроконтроллера подключается несколько периферийных выводов.

Прим ечани я:

Прерывание может быть вызвано многими условиями, перечисленными в описании регистров состояния прерываний. Каждый источник может быть замаскирован с помощью битов регистра маски. Кроме того, каждый источник может быть настроен на восходящий фронт, нисходящий фронт или чувствительность к уровню. В сочетании с возможностью выбора чувствительного к уровню или чувствительного к фронту импульса режима внутри микроконтроллера возможно множество различных конфигураций в зависимости от потребностей разработчика оборудования.

SDA

SCL

Начало Остановить

Рисунок 9. Временные характеристики порта управления в режиме I²C

AD2 выводится через резистор, подключенный к выводу EMPH. AD1 и AD0 определяются состоянием соответствующих выводов.

Если операция является записью, то этот байт содержит указатель адреса памяти, MAP.

Если операция является чтением, то последним битом чтения должен быть NACK (высокий уровень).

Page 31

CS8415A

DS470F4

Адре

(HEX)

Функция

7654321

Контроль 1

SWCLK

MUTESAO

00INT1

INT0

Контроль 2

HOLD1

HOLD0

RMCKF

MMR

MUX2

MUX1

MUX0

Управление источником синхронизации

RUN000000

Формат последовательного вывода

SOMS

SOSF

SORES1

SORES0

СОЮЗ

СОДЕЛЬ

SOSPOL

SOLRPOL

Состояние прерывания 1

ОСЛИП000DETC0RERR

Состояние прерывания 2

0000DETU0QCH009

Маска прерывания 1

ОСЛИПМ00

DETCM

RERRM

Режим прерывания 1 (MSB)

OSLIP100

DETC1

RERR1

Режим прерывания 1 (LSB)

OSLIP000

DETC0

RERR0

Маска прерывания 2

0000ДЕТУМ

QCHM

Режим прерывания 2 (MSB)

0000DETU1

QCH1

Режим прерывания 2 (LSB)

0000DETU0

QCH0

Данные CS приемника

AUX3

AUX2

AUX1

AUX0

PRO

AUDIO

КОПИЯ

ORIG

Ошибки приемника

QCRC

CCRC

РАЗБЛОКИР

ОВАТЬ

CONF

БИП

PAR

Маска ошибок приемника

QCRCM

CCRCM

UNLOCKM

CONFM

BIPM

PARM

CS Управление буфером

данных

00BSEL

CBMR

DETCI0CAM

CHS

U Управление буфером

данных

000000DETUI

14-1D

Q субкод Данные

Соотношение OMCK/RMCK

ORR7

ORR6

ORR5

ORR4

ORR3

ORR2

ORR1

ORR0

20-37

Буфер данных C или U

ID и версия

ID3

ID2

ID1

ID0

VER3

VER2

VER1

VER0

7654321

INCR

MAP6

MAP5

MAP4

MAP3

MAP2

MAP1

MAP0

СВОДНАЯ ИНФОРМАЦИЯ ПО РЕГИСТРУ ПОРТА УПРАВЛЕНИЯ

7.1 Указатель адреса памяти (MAP)

INCR - бит управления

автоинкрементацией адреса По

умолчанию = '0'

0 1

MAP6:MAP0 - адрес регистра

Примечание:Запрещается записывать в зарезервированные регистры во время нормальной

Таблица 1. Сводная карта регистров управления

- Инвалид

- Включено

работы. Некоторые зарезервированные регистры используются для тестовых режимов, которые могут полностью изменить нормальную работу CS8415A.

Page 32

CS8415A

DS470F4

SWCLK

МУТЕСАО

00INT1 INT0

HOLD1 HOLD0

RMCKF

MMR

MUX2

MUX1

MUX0

ОПРЕДЕЛЕНИЕ БИТОВ РЕГИСТРА ПОРТА УПРАВЛЕНИЯ

8.1 Управление 1 (01h)

7 6 5 4 3 2 1 0

SWCLK - Управление выводом OMCK на RMCK при потере

блокировки PLL По умолчанию = '0'

- Функция RMCK по умолчанию

- Выход OMCK на вывод RMCK

MUTESAO - управление отключением звука для порта

последовательного аудиовыхода По умолчанию = '0'

- Инвалид

- Включено

INT1:0 - управление выходным выводом

прерывания (INT) По умолчанию = '00'

00 - Активный высокий уровень; высокий выход указывает на возникновение прерывания 01 - Активный низкий уровень; низкий выход указывает на возникновение прерывания

- Открытый сток, активный низкий уровень. Требуется внешний подтягивающий резистор на выводе INT.

- Зарезервировано

8.2 Управление 2 (02h)

7 6 5 4 3 2 1 0

HOLD1:0 - Определяет, как будет влиять на принимаемый аудиосэмпл при ошибке

приемника По умолчанию = '00'

00 - Удержание последнего действительного аудиосэмпла 01 - Заменить текущий аудиосэмпл на 00 (отключение звука) 10

- Не изменять полученный образец звука

- Зарезервировано

RMCKF - Выбор выходной частоты восстановленного

мастер-такта. По умолчанию = '0'

- RMCK равен 256 * Fs

- RMCK равен 128 * Fs

MMR - Выбор монофонического или

стереофонического режима работы приемника

AES3 По умолчанию = '0'

- Нормальная стереофоническая работа

- Субфреймы A и B рассматриваются как последовательные выборки

Page 33

CS8415A

DS470F4

одного канала данных. Данные дублируются на левый и правый параллельные выходы блока приемника AES. Частота дискретизации (Fs) удваивается по сравнению с MMR=0

Page 34

CS8415A

DS470F4

MUX2:0 - 7:1 S/PDIF Input Multiplexer Select Line Control По

RUN000000

SOMS

SOSF

SORES1 SORES0

СОЮЗ

СОДЕЛЬ

SOSPOL

SOLRPOL

умолчанию = '000'

000 - RXP0 001 - RXP1 010 - RXP2 011 - RXP3 100

- RXP4

101

- RXP5

110

- RXP6

111

- Зарезервировано

8.3 Управление источником тактовых импульсов (04h)

7 6 5 4 3 2 1 0

Этот регистр конфигурирует источники тактовых импульсов для различных блоков. Совместно с регистром управления потоком данных можно выбирать различные режимы работы приемника/передатчика/приемопередатчика.

RUN - управляет внутренними тактовыми генераторами, позволяя перевести CS8415A в состояние "выключенного питания" с низким потреблением тока.

По умолчанию = '0'

- Внутренние часы останавливаются. Внутренние машины состояния сбрасываются. Полностью

статический порт управления работает, позволяя считывать или изменять регистры. Чтение и запись буферов данных U и C невозможны. Потребление электроэнергии низкое.

- Нормальная работа части. Для начала работы CS8415A этот бит должен быть записан в

состояние 1. При установке RUN в 1 все входные тактовые генераторы должны быть стабильны по частоте и фазе.

8.4 Формат данных порта последовательного аудиовыхода (06h)

7 6 5 4 3 2 1 0

SOMS - селектор режимов

ведущего/ведомого По умолчанию = '0'

- Порт последовательного аудиовыхода находится в ведомом режиме

- Порт последовательного аудиовыхода

находится в режиме ведущего SOSF -

частота OSCLK (для режима ведущего)

По умолчанию = '0'

0 - 64*Fs 1 - 128*Fs

SORES1:0 - разрешение выходных данных на

SDOUT По умолчанию = '00'

00 - 24-разрядное

Page 35

CS8415A

DS470F4

разрешение 01 - 20- разрядное разрешение

- 16-битное разрешение

- Прямая копия принятых NRZ-данных от приемника AES3 (включая биты C, U и V, временной

интервал

Page 36

CS8415A

DS470F4

обычно занимаемый битом P, используется для указания места начала блока, только для вывода

ОСЛИП

000

DETC

RERR

SDOUT, тактовый генератор порта последовательного аудиовыхода должен быть выведен из восстановленного тактового генератора приемника AES3)

SOJUST - Обоснование данных SDOUT относительно

OLRCK По умолчанию = '0'

- Левостороннее исправление

- Выравнивание по правому краю (только в режиме мастера)

SODEL - Задержка данных SDOUT относительно OLRCK, для форматов данных

с левым выравниванием По умолчанию = '0'

- MSB данных SDOUT появляется в первом периоде OSCLK после фронта импульса OLRCK

- MSB данных SDOUT появляется во втором периоде OSCLK после фронта OLRCK

SOSPOL - полярность тактового

генератора OSCLK По умолчанию

= '0'

- SDOUT сэмплируется по нарастающему фронту OSCLK

- SDOUT сэмплируется по спадающим фронтам OSCLK

SOLRPOL - полярность тактового

генератора OLRCK По умолчанию

= '0'

- Данные SDOUT предназначены для левого канала, когда OLRCK находится на высоком уровне

- Данные SDOUT предназначены для правого канала при высоком уровне сигнала OLRCK

8.5 Статус прерывания 1 (07h) (только чтение )

7 6 5 4 3 2 1 0

Для всех битов этого регистра "1" означает, что соответствующее условие прерывания возникло хотя бы один раз с момента последнего чтения регистра. Значение "0" означает, что соответствующее условие прерывания НЕ возникало с момента последнего чтения регистра. Чтение регистра сбрасывает все биты в 0, если только режим прерывания не установлен на уровень и источник прерывания не является истинным. Биты состояния, которые замаскированы в соответствующем регистре маски, в этом регистре всегда будут иметь значение "0". По умолчанию этот регистр имеет значение 00h.

OSLIP - Прерывание проскальзывания данных порта последовательного аудиовыхода

Если порт последовательного аудиовыхода находится в ведомом режиме, а OLRCK асинхронен источнику данных порта, то этот бит будет переходить в высокий уровень каждый раз, когда выборка данных падает или повторяется.

DETC - прерывание передачи С-буфера из D в E.

Указывает на завершение передачи С-буфера из D в E. Дополнительную информацию см. в разделе "Состояние канала и управление буфером пользовательских данных" на стр. 38.

RERR - произошла ошибка приемника.

Page 37

CS8415A

DS470F4

Регистр Receiver Error может быть прочитан для определения характера ошибки, вызвавшей прерывание.

Page 38

CS8415A

DS470F4

8.6 Статус прерывания 2 (08h) (только чтение )

0000DETU0QCH

ОСЛИПМ

000

DETCM

RERRM

OSLIP1000DETC1

RERR1

OSLIP0000DETC0

RERR0

0000ДЕТУМ

QCHM

7 6 5 4 3 2 1 0

DETU - прерывание передачи U-буфера из D в E.

Указывает на завершение передачи U-буфера из D в E. Дополнительную информацию см. в разделе "Состояние канала и управление буфером пользовательских данных" на стр. 38.

QCH - новый блок данных Q-подкода доступен для чтения.

Данные должны быть полностью считаны в течение 588 кадров AES3 после возникновения прерывания, чтобы избежать повреждения данных следующим блоком.

8.7 Маска прерывания 1 (09h)

7 6 5 4 3 2 1 0

Биты этого регистра служат маской для регистра прерывания 1. Если бит маски установлен в 1, то ошибка не маскируется, т.е. ее возникновение будет влиять на вывод INT и регистр состояния. Если бит маски установлен в 0, то ошибка маскируется, то есть ее возникновение не влияет на вывод INT и регистр состояния. Позиции битов совпадают с соответствующими битами регистра Interrupt 1. По умолчанию этот регистр имеет значение 00h.

8.8 Режим прерывания 1 MSB (0Ah) и Режим прерывания 1 LSB (0Bh)

7 6 5 4 3 2 1 0

Два регистра Interrupt Mode формируют 2-битный код для каждой функции Interrupt Register 1. Существует три способа установки вывода INT в активное состояние в соответствии с условием прерывания. В режиме активного фронта нарастания вывод INT становится активным по приходу условия прерывания. В режиме активного фронта падения вывод INT становится активным при снятии условия прерывания. В режиме активного уровня вывод INT становится активным во время действия условия прерывания. Следует помнить, что активный уровень (высокий или низкий) зависит только от битов INT[1:0]. По умолчанию эти регистры имеют значение 00.

00 - активен нарастающий фронт 01

- активен спадающий фронт

- Уровень активный

- Зарезервировано

8.9 Маска прерывания 2 (0Ch)

7 6 5 4 3 2 1 0

Page 39

CS8415A

DS470F4

Биты этого регистра служат маской для регистра прерывания 2. Если бит маски установлен в 1, то ошибка не маскируется, т.е. ее возникновение будет влиять на вывод INT и регистр состояния. Если бит маски установлен в 0, то ошибка маскируется, то есть ее появление не влияет ни на вывод INT, ни на регистр состояния. Позиции битов совпадают с соответствующими битами регистра Interrupt 2. По умолчанию этот регистр имеет значение 00h.

Page 40

CS8415A

DS470F4

8.10 Режим прерывания 2 MSB (0Dh) и Режим прерывания 2 LSB (0Eh)

0000DETU1

QCH100000DETU0

QCH0

AUX3 AUX2 AUX1 AUX0

PRO

AUDIO

КОПИЯ

ORIG

7 6 5 4 3 2 1 0

00 - активен нарастающий фронт 01

- активен спадающий фронт

- Уровень активный

- Зарезервировано

8.11 Состояние канала приемника (0Fh) (только чтение )

7 6 5 4 3 2 1 0

Биты этого регистра могут быть связаны как с каналом A, так и с каналом B принимаемых данных. Выбор нужного канала осуществляется с помощью бита CHS регистра управления буфером данных состояния канала.

AUX3:0 - ширина поля входящих вспомогательных данных, указанная битами состояния входящего канала, декодированная в соответствии с IEC60958 и AES3.

0000 - Вспомогательные данные отсутствуют 0001 Вспомогательные данные длиной 1 бит 0010 - Вспомогательные данные длиной 2 бита 0011 Вспомогательные данные длиной 3 бита 0100 - Вспомогательные данные длиной 4 бита 0101 Вспомогательные данные длиной 5 бит 0110 - Вспомогательные данные длиной 6 бит 0111 Вспомогательные данные длиной 7 бит 1000 - Вспомогательные данные длиной 8 бит 1001 - 1111

Reserved

PRO - индикатор формата блока состояния канала

- Полученный блок состояния канала имеет потребительский формат

- Полученный блок состояния канала имеет профессиональный формат

AUDIO - индикатор звука

- Полученные данные представляют собой линейно кодированный звук PCM

- Полученные данные не являются линейно кодированным звуком PCM

Page 41

CS8415A

DS470F4

COPY - индикатор авторских прав СКМС

- Авторское право подтверждено

- Авторское право не заявлено

Если во входящем потоке AES3 код категории установлен на General, то авторские права всегда будут обозначаться символом COPY, даже если в потоке авторские права не указаны.

Page 42

CS8415A

DS470F4

ORIG - индикатор поколения SCMS, декодируется из кода категории и бита L.

QCRC

CCRC

РАЗБЛОКИР ОВАТЬ

CONF

БИП

PAR

- Полученные данные относятся к 1-му поколению или выше

- Полученные данные являются оригинальными

Примечание:COPY и ORIG будут иметь значение 1, если входящие данные помечены как

профессиональные или если ресивер не используется.

8.12 Ошибка приемника (10h) (только чтение )

7 6 5 4 3 2 1 0

Этот регистр содержит биты состояния приемника AES3 и PLL. Немаскированные биты при возникновении ошибки переходят в высокий уровень и остаются таковыми до тех пор, пока регистр не будет прочитан. Чтение регистра сбрасывает все биты в 0, если только источник ошибки не является истинным. Биты, которые замаскированы в регистре маски ошибок приемника, в этом регистре всегда будут равны 0. По умолчанию этот регистр имеет значение 00h.

QCRC - индикатор ошибки CRC данных Q-подкода. Обновляется на границах блоков Q-подкода

- Ошибка отсутствует

- Ошибка

CCRC - бит циклической проверки избыточности блока состояния канала. Обновляется на границах блока CS, действителен в режиме Pro

- Ошибка отсутствует

- Ошибка

UNLOCK - бит состояния блокировки PLL. Обновляется на границах блока CS.

- Блокировка PLL

- PLL вне блокировки

V - Состояние бита валидности полученного AES3. Обновляется на границах субкадров.

- Данные действительны и обычно представляют собой линейно кодированный звук PCM.

- Данные недействительны или могут быть действительным сжатым звуком

CONF - бит уверенности. Обновляется на границах субкадров.

- Ошибка отсутствует

- Ошибка доверия. Это логическое ИЛИ из BIP и UNLOCK.

BIP - бит двухфазной ошибки. Обновляется на границах субкадров.

- Ошибка отсутствует

- Двухфазная ошибка. Указывает на ошибку в принятом двухфазном кодировании.

PAR - бит четности. Обновляется на границах субкадров.

- Ошибка отсутствует

- Ошибка паритета

Page 43

CS8415A

DS470F4

8.13 Маска ошибок приемника (11h)

QCRCM

CCRCM

UNLOCKM

CONFM

BIPM

PARM

00BSEL

CBMR

DETCI0CAM

CHS

7 6 5 4 3 2 1 0

Биты этого регистра служат масками для соответствующих битов регистра ошибок приемника. Если бит маски установлен в 1, то ошибка является немаскируемой, то есть ее появление будет отображаться в регистре ошибок приемника, влиять на вывод RERR, прерывание RERR и влиять на текущий аудиосэмпл в соответствии со статусом бита HOLD. Если бит маски установлен в 0, то ошибка маскируется, то есть ее появление не будет отображаться в регистре ошибок приемника, не будет влиять на вывод RERR, не будет влиять на прерывание RERR и не будет влиять на текущий аудиосэмпл. Биты CCRC и QCRC ведут себя иначе, чем остальные биты: они не влияют на текущий аудиосэмпл даже в снятом состоянии. По умолчанию этот регистр имеет значение 00h.

8.14 Управление буфером данных состояния канала (12h)

7 6 5 4 3 2 1 0

BSEL - Выбор адресов регистров буфера данных для размещения в них данных

пользователя или данных о состоянии канала По умолчанию = '0'

- Адресное пространство буфера данных содержит данные о состоянии канала

- Адресное пространство буфера данных содержит данные пользователя

CBMR - управление первыми 5 байтами буфера состояния

канала "E" По умолчанию = '0'

- Разрешить передачу данных из буфера D в буфер E для перезаписи первых 5 байт данных о состоянии канала

- Предотвращение перезаписи первых 5 байт данных о состоянии канала при передаче данных из буфера D в E

DETCI - бит запрета передачи данных из буфера

данных D в буфер данных E C. По умолчанию = '0'

- Разрешить передачу буфера C-данных D на E

- Запрет передачи буфера C-данных из D в E

CAM - бит режима доступа к порту управления

буфером C-данных По умолчанию = '0'

- Однобайтовый режим

- Двухбайтовый режим

CHS - бит выбора

канала По умолчанию

= '0'

- Информация о канале А выводится на вывод EMPH и в регистр состояния канала приемника.

Информация о канале А выводится при чтении из порта управления, когда CAM установлен в 0 (однобайтовый режим)

- Информация о канале B выводится на вывод EMPH и в регистр состояния канала приемника.

Информация о канале B выводится при чтении из порта управления, когда CAM установлен в 0

Page 44

CS8415A

DS470F4

(однобайтовый режим).

Page 45

CS8415A

DS470F4

8.15 Управление буфером данных пользователя (13h)

00000 0

DETUI

КОНТРОЛЬ

АДРЕС

ТРЕК

ИНДЕКС

МИНУТА

ВТОРОЙ

РАМКА

ZERO

АБС МИНУТА

АБС ВТОРОЙ

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

КАРКАС ИЗ

АБС

7654321

ORR7

ORR6

ORR5

ORR4

ORR3

ORR2

ORR1

ORR0

7 6 5 4 3 2 1 0

DETUI - бит запрета передачи данных из буфера

U-данных D в E. По умолчанию = '0'

- Разрешить передачу буфера U-данных из D в E

- Запрет передачи буфера U-данных из D в E

8.16 Подкод Q-канала Байты 0 - 9 (14h - 1Dh) (только чтение )

Следующие 10 регистров содержат декодированные данные субкода Q-канала

7 6 5 4 3 2 1 0

Каждый байт является первым LSB по отношению к 80 битам Q-подкода Q[79:0]. Таким образом, бит 7 адреса 14h соответствует Q[0], а бит 0 адреса 0Eh - Q[7]. Аналогично бит 0 адреса 1Dh соответствует Q[79].

8.17 OMCK/RMCK Ratio (1Eh) (только чтение )

Этот регистр позволяет хост-микроконтроллеру вычислить частоту входящей выборки из уравнения ORR=Fso/Fsi. Fso определяется OMCK, частота которого принимается равной 256 Fso. ORR представляется в виде беззнакового 2-разрядного целого числа и 6-разрядной дробной части. Значение имеет смысл только после того, как PLL достигнет блокировки. Например, если OMCK составляет 12,288 МГц, то Fso будет равно 48 кГц (48 кГц = 12,288 МГц/256). Тогда, если частота дискретизации входного сигнала также равна 48 кГц, то из регистра ORR будет получено значение 1.0. (Значение из регистра ORR шестнадцатеричное, поэтому фактическое значение будет 40h). Если

FSO/FSI

> 3 63/

, то ORR насытится при значении FFh. Кроме того, в ORR

отсутствует гистерезис. Поэтому небольшая величина джиттера в любом из тактовых генераторов может привести к осцилляции LSB ORR[0].

ORR7:6 - целочисленная часть коэффициента (целочисленное значение=Integer(SRR[7:6]))

ORR5:0 - Дробная часть коэффициента (значение дроби=Integer(SRR[5:0])/64)

8.18 Буфер данных C- или U-бита (20h - 37h)

Через эти адреса регистров доступен либо буфер данных состояния канала E, либо буфер данных пользователя E.

Page 46

CS8415A

DS470F4

8.19 Регистр идентификации и версии CS8415A (7Fh) (только чтение )

7654321

ID3

ID2

ID1

ID0

VER3

VER2

VER1

VER0

ID3:0 - идентификационный код для CS8415A. Постоянно устанавливается на 0100

VER3:0 - уровень ревизии CS8415A. Ревизия A кодируется как 0001

Page 47

CS8415A

DS470F4

Название вывода

Описание выводов

SDA/CDOUT

Последовательный управляющий ввод/вывод данных (I²C) / вывод данных (SPI)

(вход/выход) - В режиме I²C SDA является управляющей линией данных ввода/вывода. SDA является открытым стоком и требует внешнего подтягивающего резистора к VL+. В режиме SPI CDOUT - это выходные данные интерфейса порта управления CS8415A.

AD0/CS

Address Bit 0 (I²C) / Control Port Chip Select (SPI) (Input) - Падающий фронт импульса на этом выводе переводит CS8415A в режим порта управления SPI. При отсутствии падающего фронта импульса CS8415A по умолчанию переходит в режим I²C. В режиме I²C вывод AD0 является выводом адреса микросхемы. В режиме SPI вывод CS используется для включения интерфейса порта управления CS8415A.

EMPH

Pre-Emphasis (выход) - EMPH имеет низкий уровень, если входящие данные о состоянии

канала указывают на предварительное усиление 50/15 мс. EMPH имеет высокий уровень, если данные о состоянии канала указывают на отсутствие предварительного усиления или на предварительное усиление, отличное от 50/15 мс. Этот вывод также является опцией запуска и требует подключения резистора 47 кОм к VL+ или DGND, который определяет бит адреса AD2 для порта управления в режиме I²C.

RXP0 RXN0

4 5

Порт приемника AES3/SPDIF (вход) - дифференциальные линейные входы приемника, передающие данные AES3. RXP0 может использоваться как однополярный вход в составе входного MUX 7:1 S/PDIF. Если RXP0 используется в MUX, RXN0 должен быть соединен с землей.

28 27 26

25 *24 *23 *22 *21

19 *18 *17 *16

1 2 3*+ 4* 5* 6* 7* 8* 9* 10* 11* 12 13 14

ОПИСАНИЕ ВЫВОДОВ ПРОГРАММНЫЙ РЕЖИМ

SDA/CDOUT

AD0/CS

* Выводы, которые сохраняют свою функцию во всех режимах. + Выводы, требующие подтягивающего или

SCL/CCLK AD1/CDIN

RXP6 EMPH RXP0 RXN0

VA+

AGND

FILT

RST

RMCK

RERR

RXP1 RXP2

RXP5

H/S

VL+

DGND

OMCK

INT

SDOUT

OLRCK

OSCLK

RXP4

RXP3

подтягиваемого резистора для выбора нужного варианта запуска.

Page 48

CS8415A

DS470F4

RXP1 RXP2 RXP3 RXP4 RXP5 RXP6

12 13 14 15 25 26

Дополнительный порт приемника AES3/SPDIF (вход) - односторонние входы приемника, передающие цифровые данные AES3 или S/PDIF. Эти входы вместе с RXP0 составляют входной мультиплексор S/PDIF 7:1, а доступ к управлению линиями выбора осуществляется с помощью битов MUX2:0 регистра Control 2. Обратите внимание, что все неиспользуемые входы должны быть привязаны к земле. Рекомендуемые входные цепи приведены в Приложении A.

VA+

Положительное аналоговое питание (вход) - положительное питание аналоговой секции. Номинально +5,0 В. Это питание должно быть как можно более тихим, так как шум на этом выводе будет напрямую влиять на характеристики джиттера восстановленного тактового генератора.

Page 49

CS8415A

DS470F4

Название вывода

Описание выводов

AGND

Аналоговая земля (вход) - земля для аналоговых схем микросхемы. AGND и DGND должны быть подключены к общему заземлению под микросхемой.

ФИЛЬТР

PLL Loop Filter (Output) - между этим выводом и землей должна быть подключена RC-сеть. См.

"Приложение C: Фильтр PLL" на стр. 41 содержит рекомендуемые схемы и значения

компонентов.

RST

Сброс (вход) - при низком уровне RST CS8415A переходит в режим пониженного энергопотребления, и все внутренние состояния сбрасываются. При первом включении питания RST должен удерживаться в низком уровне до тех пор, пока источник питания не станет стабильным, а все входные тактовые генераторы - стабильными по частоте и фазе. Это особенно актуально в аппаратном режиме с несколькими устройствами CS8415A, где важна синхронизация между устройствами

RMCK

Input Section Recovered Master Clock (Output) - выход восстановленного задающего генератора входной секции при использовании PLL. Частота по умолчанию равна 256x частоты дискретизации (Fs) и может быть установлена на 128x.

RERR

Receiver Error (Output) - при высоком уровне указывает на проблемы в работе приемника AES3. Состояние этого вывода обновляется один раз за субкадр входящих данных AES3. Условиями, которые могут вызвать высокий уровень RERR, являются: валидность, ошибка четности, ошибка двухфазного кодирования, ошибки доверия, QCRC и CCRC, а также потеря блокировки в PLL. Каждое из этих состояний может быть дополнительно замаскировано от воздействия на вывод RERR с помощью регистра маски ошибок приемника. Вывод RERR отслеживает состояние маскируемых ошибок: вывод становится высоким, как только возникает маскируемая ошибка, и сразу же становится низким, когда все маскируемые ошибки исчезают.

OSCLK

Serial Audio Output Bit Clock (Input/Output) - последовательный тактовый генератор битов для аудиоданных на выводе SDOUT

OLRCK

Serial Audio Output Left/Right Clock (Input/Output) - тактовая частота для аудиоданных, поступающих на вывод SDOUT. Частота будет равна выходной частоте дискретизации (Fs)

SDOUT

Serial Audio Output Data (Output) - вывод последовательного вывода аудиоданных

INT

Прерывание (выход) - Индикация ошибок и ключевых событий во время работы CS8415A. Все биты, влияющие на INT, могут быть размаскированы через биты в регистрах управления. Условие (условия), инициировавшее прерывание, можно прочитать через управляющий регистр. Полярность выхода INT, а также выбор стандартного выхода или выхода с открытым стоком устанавливаются через управляющий регистр. После установки значения "истина" вывод INT становится ложным только после считывания регистров состояния прерывания и возвращения битов состояния прерывания в нулевое состояние

User Data (Output) - вывод пользовательских данных с приемника AES3, временные характеристики см. на рис. 7.

OMCK

Системный тактовый генератор (вход) - если включен режим системного тактового генератора OMCK с помощью бита SWCLK в регистре Control 1, то тактовый сигнал, подаваемый на этот вывод, выводится через RMCK. OMCK служит опорным сигналом для соотношения OMCK/RMCK, выраженного в регистре 1Eh

DGND

Цифровая земля (вход) - земля для цифровых схем микросхемы. DGND и AGND должны быть подключены к общему заземлению под микросхемой.

ВЛ+23Positive Digital Power (Input) - Положительное питание цифровой части. Обычно +3,3 В или +5,0 В.

H/S

Hardware/Software Mode Control (Input) - определяет способ управления работой CS8415A и способ доступа к данным CS и U. В программном режиме управление устройством и доступ к данным CS и U осуществляется в основном через порт управления с помощью микроконтроллера. Аппаратный режим обеспечивает альтернативный режим работы и доступ к данным CS и U через специальные выводы. Этот вывод должен быть постоянно связан с VL+ или DGND

AD1/CDIN

Address Bit 1 (I²C) / Serial Control Data in (SPI) (Input) - В режиме I²C AD1 является выводом адреса микросхемы. В режиме SPI CDIN является входной линией данных для интерфейса порта управления

Page 50

CS8415A

DS470F4

SCL/CCLK

Control Port Clock (Input) - тактовый генератор последовательного интерфейса управления, используется для передачи битов управляющих данных в CS8415A и из него. В режиме I²C для работы SCL требуется внешний подтягивающий резистор к VL+

Page 51

CS8415A

DS470F4

10.

SOSF

SORES1/0

СОЮЗ

СОДЕЛЬ

SOSPOL

SOLRPOL

OF1 - Left Justified

000000

OF2 - 24-разрядные данные I²S

000010

OF3 - Right Justified, только в режиме мастера

000100

OF4 - Прямые данные AES3

011000

SDOUT

ORIG

EMPH

Функция

LO--

Порт последовательного вывода

является ведомым

HI--

Порт последовательного вывода

является ведущим

-LOLO

Левое обоснование

-LOHI

I²S 24-разрядные данные

-HILO

Право оправдано

-HIHI

Прямые данные AES3

H/S

Буфер данных C и U бит

AES3 Rx &

Декодер

Послед овател ьный аудиов ыход

HARDWARE MODE

CS8415A имеет аппаратный режим, который позволяет использовать устройство без микроконтроллера. Аппаратный режим выбирается подключением вывода H/S к VL+. В аппаратном режиме изменяется назначение различных выводов, что описано в разделе "Определение выводов в аппаратном режиме".

Поток данных в аппаратном режиме показан на рис. 10. Аудиоданные поступают через приемник AES3 и направляются в порт последовательного аудиовыхода. На выводы выводятся биты состояния каналов PRO, COPY, ORIG, EMPH и AUDIO. Декодированные биты C и U также выводятся по обоим фронтам сигнала OLRCK (только в режиме ведущего устройства, см. рис. 7). Текущий аудиосэмпл передается в порт последовательного аудиовыхода без изменений, если бит достоверности имеет высокий уровень или произошла ошибка четности, двухфазности или блокировки PLL.

10.1 Последовательный аудиопорт Форматы

В аппаратном режиме доступно лишь ограниченное число альтернативных форматов последовательного аудиопорта. В табл. 2 приведены эквивалентные настройки битов программного режима для каждого формата. Параметры запуска приведены в табл. 3 и позволяют выбрать ведущий или ведомый порт последовательного аудиовыхода, а также формат последовательного аудиопорта.

Таблица 2. Определения битов эквивалентного программного режима

Таблица 3. Параметры запуска аппаратного режима

VL +

RXP

RXN

OLRCK OSCLK SDOUT

RMCK RERR NVERR CHS

COPY ORIG EMPH PRO AUDIO RCBL

C U

Page 52

CS8415A

DS470F4

Выводы питания (VD+, VA+, DGND, AGND), а также вывод сброса (RST) и вывод фильтра PLL (FILT) на данной схеме не указаны. Подробная информация о подключении приведена в Типовой схеме подключения.

Рисунок 10. Аппаратный режим

Page 53

CS8415A

DS470F4

11.

Название вывода

Описание выводов

КОПИЯ

COPY Channel Status Bit (Output) - отражает состояние бита Copyright Channel Status во входящем потоке данных AES3. Если код категории установлен в General, то авторское право будет указано независимо от состояния бита Copyright.

VL2+ VL+ VL3+

2 23 27

Положительное цифровое питание (вход) - обычно +3,3 В или +5,0 В.

EMPH

Предварительное подчеркивание (выход) - EMPH имеет низкий уровень, если входящие

данные о состоянии канала указывают на предварительное подчеркивание 50/15 мс. EMPH имеет высокий уровень, если данные о состоянии канала указывают на отсутствие предварительного акцентирования или указывают на предварительное акцентирование, отличное от 50/15 мс. Этот вывод также является опцией запуска, которая, наряду с ORIG, определяет формат последовательного порта. Требуется подключение резистора 47 кОм к VL+ или DGND.

RXP0 RXN0

Порт приемника AES3/SPDIF (вход) - дифференциальные линейные входы приемника двухфазных кодированных данных AES3. Рекомендуемые схемы см. в Приложении A.

VA+

Положительное аналоговое питание (вход) - номинально +5,0 В. Это питание должно быть как можно более тихим, поскольку шум на этом выводе будет напрямую влиять на джиттерные характеристики восстановленного тактового генератора.

AGND

ФИЛЬТР

PLL Loop Filter (Output) - между этим выводом и землей должна быть подключена RC-сеть. Рекомендуемые схемы и значения компонентов см. в разделе "Приложение C: фильтр PLL" на

стр. 41.

ОПИСАНИЕ ВЫВОДОВ - АППАРАТНЫЙ РЕЖИМ

Page 54

CS8415A

DS470F4

RST

Сброс (вход) - при низком уровне RST CS8415A переходит в режим пониженного энергопотребления, и все внутренние состояния сбрасываются. При первом включении питания RST необходимо удерживать в низком уровне до тех пор, пока источник питания не станет стабильным, а все входные тактовые генераторы - стабильными по частоте и фазе. Это особенно актуально в аппаратном режиме с несколькими устройствами CS8415A, где важна синхронизация между устройствами.

Page 55

CS8415A

DS470F4

Название вывода

Описание выводов

RMCK

Восстановленный основной тактовый генератор (выход) - выход восстановленного основного тактового генератора при блокировке PLL на входящий поток AES3. Частота равна 256-кратному значению частоты дискретизации (Fs).

RERR

Receiver Error (Output) - при высоком уровне указывает на наличие ошибки в приемнике AES3. Состояние этого вывода обновляется один раз за субкадр входящих данных AES3. Высокий уровень RERR может быть вызван следующими состояниями: высокий уровень бита достоверности, ошибка четности, ошибка двухфазного кодирования и потеря блокировки PLL.

RCBL

Блок состояния канала приемника (выход) - указывает на начало блока состояния принимаемого канала. RCBL становится высоким через два кадра после приема Z-преамбулы, остается высоким в течение 16 кадров, пока обновляются COPY, ORIG, AUDIO, EMPH и PRO, и возвращается к низкому уровню до конца блока. RCBL изменяется по нарастающему фронту RMCK.

PRO

PRO Channel Status Bit (Output) - отражает состояние бита Professional/Consumer Channel Status во входящем потоке данных AES3. Низкий уровень указывает на потребительский, а высокий - на профессиональный.

CHS

Channel Select (Input) - выбирает, данные о состоянии какого канала субкадра будут выводиться на выводы EMPH, COPY, ORIG, PRO и AUDIO. Канал A выбирается при низком уровне CHS, а канал B

- при высоком уровне CHS.

NVERR

No Validity Receiver Error Indicator (Output) - высокий уровень на выводе указывает на проблемы в работе приемника AES3. Состояние этого вывода обновляется один раз за кадр входящих данных AES3. Условиями, вызывающими высокий уровень NVERR, являются: ошибка четности, ошибка двухфазного кодирования и потеря блокировки PLL.

OSCLK

Serial Audio Output Bit Clock (Input/Output) - последовательный тактовый генератор битов для аудиоданных на выводе SDOUT.

OLRCK

Serial Audio Output Left/Right Clock (Input/Output) - тактовая частота для аудиоданных на выводе SDOUT. Частота будет равна выходной частоте дискретизации (Fs).

SDOUT

Serial Audio Output Data (Output) - вывод последовательного вывода аудиоданных. Этот вывод также является параметром запуска, определяющим, является ли последовательный аудиопорт

ведущим или ведомым. Требуется подключение резистора 47 кОм к VL+ или DGND.

AUDIO

Бит состояния аудиоканала (выход) - отражает состояние бита состояния аудио/неаудиоканала во входящем потоке данных AES3. Если этот бит имеет низкий уровень, это означает, что аудиопоток достоверен.

DGND3 DGND2 DGND

20 21 22

H/S

Hardware/Software Mode Control (Input) - определяет способ управления работой CS8415A и способ доступа к данным CS и U. В программном режиме управление устройством и доступ к данным CS и U осуществляется в основном через порт управления с помощью микроконтроллера. Аппаратный режим обеспечивает другой режим работы и доступ к данным CS и U через специальные выводы. Этот вывод должен быть постоянно связан с VL+ или DGND.

User Data (Output) - вывод пользовательских данных с приемника AES3, тактируемых нарастающим и спадающим фронтами сигнала OLRCK.

Данные о состоянии канала (выход) - вывод данных о состоянии канала от приемника AES3, тактируемый нарастающим и спадающим фронтами сигнала OLRCK.

ORIG

Original Channel Status (Output) - индикатор генерации SCMS. Декодируется из входящего категорического кода и бита L в битах статуса канала. Низкий уровень указывает на то, что источником потока аудиоданных является копия, а не оригинал. Высокий уровень указывает на то, что поток аудиоданных является оригинальным. Этот вывод также является параметром запуска, который, наряду с EMPH, определяет формат последовательного аудиопорта. Требуется подключение

резистора 47 кОм к VL+ или DGND.

Page 56

CS8415A

DS470F4

12.

ПРИЛОЖЕНИЯ

12.1 Сброс, выключение питания и запуск - Up

При низком уровне RST CS8415A переходит в режим пониженного энергопотребления, все внутренние состояния сбрасываются, включая порт управления и регистры, а выходы отключаются. При высоком уровне RST порт управления становится рабочим, и в регистры управления необходимо загрузить требуемые настройки. Запись 1 в бит RUN приводит к выходу устройства из состояния пониженного энергопотребления и началу работы. После того как PLL установится, будут включены последовательные аудиовыходы.

Некоторые опции CS8415A управляются механизмом запуска. В состоянии сброса некоторые выходные выводы переконфигурируются в качестве входов. Сразу же после выхода из состояния сброса определяется уровень сигнала на этих выводах. После этого выводы переключаются в режим выходов. Этот механизм позволяет использовать выходные выводы для установки

альтернативных режимов работы CS8415A путем подключения резистора 47 кОм между выводом и VL+ (HI) или DGND (LO). Для каждого режима каждый вывод выбора варианта запуска ДОЛЖЕН иметь внешний подтягивающий или отводящий резистор. В программном режиме единственным контактом выбора опций запуска является EMPH, который используется для установки бита объявления микросхемы для порта управления в режиме I²C. В аппаратном режиме используется множество опций запуска, которые подробно описаны в разделе "Определение аппаратуры" в конце данного технического описания.

12.2 Идентификационный и ревизионный код

В CS8415A имеется регистр, содержащий 4-битный код, указывающий на то, что адресуемое устройство является CS8415A. Это удобно, когда в одной системе находятся другие представители семейства CS84xx, что позволяет использовать общие программные модули.

Также доступен 4-битный код ревизии CS8415A. Это позволяет программному драйверу CS8415A определять, какая ревизия устройства используется в конкретной системе, и соответствующим образом изменять свое поведение. Чтобы предусмотреть возможность внесения будущих изменений, настоятельно рекомендуется считывать код ревизии в переменную область микроконтроллера и использовать его там, где это необходимо, по мере поступления информации о ревизии.

12.3 Разводка источников питания, заземления и печатной платы

Для большинства приложений CS8415A может работать от одного источника питания +5,0 В, соблюдая обычные правила развязки питания. См. рис. 5. Обратите внимание, что протокол I²C поддерживается только в режиме VL+ = 5,0 В. В тех случаях, когда требуется, чтобы восстанавливаемый входной тактовый генератор, выводимый на вывод RMCK, имел низкий уровень джиттера, используйте для VA+ отдельное тихое аналоговое питание +5,0 В, развязанное с AGND. Кроме того, рекомендуется использовать отдельную область аналоговой заземляющей плоскости вокруг выводов FILT, AGND, VA+, RXP[0:6] и RXN0.

Рекомендуется широкое использование силовых и земляных плоскостей, заполнение неиспользуемых областей земляными плоскостями и применение развязывающих конденсаторов поверхностного монтажа. Развязывающие конденсаторы должны быть установлены на той же стороне платы, что и CS8415A, чтобы минимизировать влияние индуктивности, а все развязывающие конденсаторы должны располагаться как можно ближе к CS8415A.

Page 57

CS8415A

DS470F4

13.

ПРИЛОЖЕНИЕ A: КОМПОНЕНТЫ ВНЕШНЕГО

ПРИЕМНИКА AES3/SPDIF/IEC60958

13.1 Внешние компоненты приемника AES3

Приемник CS8415A AES3 предназначен для работы как с профессиональными, так и с потребительскими интерфейсами. В соответствии со спецификациями dig- ital audio для профессионального использования требуется балансный приемник, использующий разъемы XLR с

сопротивлением 110 Ом. ±20% импеданса. Разъем XLR на приемнике должен иметь внутренние контакты с наружным корпусом. Поскольку приемник имеет очень высокий входной импеданс, для согласования с импедансом линии через клеммы приемника следует установить резистор 110 Ом, как показано на

рис. 11. Хотя трансформаторы не являются обязательным требованием AES, они настоятельно

рекомендуются.

Если требуется некоторая изоляция без использования трансформаторов, то последовательно с каждым входным выводом (RXP0 и RXN0) следует установить конденсатор емкостью 0,01 мкФ, как показано на рис. 12. Однако если не использовать трансформатор, то в приемник может попасть высокочастотная энергия, что приведет к ухудшению аналоговых характеристик.

На рис. 11 и 12 показан дополнительный блокирующий конденсатор постоянного тока (от 0,1 до

0,47 мкФ), включенный последовательно с кабельным входом. Это повышает надежность приемника, предотвращая насыщение трансформатора или протекание постоянного тока при наличии постоянного напряжения на кабеле.

При конфигурировании систем важно избежать образования петель заземления и протекания постоянного тока по экрану кабеля, которые могут возникнуть при подключении блоков с разными потенциалами заземления. Обычно экран кабеля заземляется на шасси передающего устройства, а на приемнике экран через конденсатор соединяется с землей шасси. Однако в некоторых случаях выгодно, чтобы заземление двух коробок имело одинаковый потенциал, и экран кабеля может быть использован для обеспечения такого электрического соединения. В общем случае целесообразно предусмотреть возможность заземления или емкостного соединения экрана с шасси.

В случае потребительского интерфейса стандарты предусматривают использование несимметричной схемы с импедансом приемника 75 Ом ±5%. Разъем для подключения потребительского интерфейса - фоногнездо RCA. Схема приемника для потребительского

интерфейса показана на рис. 13. На рис. 14 показана реализация входного мультиплексора S/PDIF с использованием потребительского интерфейса.

Схема, показанная на рис. 15, может быть использована, когда внешние приемники RS422, оптические приемники или другие логические выходы ТТЛ/КМОП управляют приемной секцией

CS8415A.

Page 58

CS8415A

DS470F4

0,01

мкФ

75 Ω

CS8415A

μF

RXP0

RXN0

CS8415A

μF

RXP0

0,01

мкФ

RXN0

Воро та

0.01

13.2 Изолирующий трансформатор Требования

XLR

* См.

текст

CS8415A

RXP0

110 Ω

RXN0

110 Ω

CS8415A

0,01

мкФ

RXP0

0,01

мкФ

RXN0

Информацию по выбору трансформаторов см. в руководстве по применению AN134: AES и SPDIF Recommended Transformers.

110 Ω

Витая

пара

XLR

110 Ω

Витая

пара

* См. текст

Рисунок 11. Профессиональная входная цепь Рисунок 12. Бестрансформаторная входная цепь профессионального уровня

.01

мкФ

.01

мкФ

.01

мкФ

.01

мкФ

75 Ω

Коак сиал ьный кабе ль

RCA Phono

0.01

75 Ω

Коакс иальн ый кабел ь

75 Ω

Коакс иаль ный кабел ь

75 Ω

Коакс иаль ный кабел ь

75 Ω

RXP6

RXP5

RXP0

RXN0

Рисунок 13. Входная цепь потребителя Рисунок 14. Входная цепь S/PDIF MUX

TTL/CMOS

Page 59

CS8415A

DS470F4

Рисунок 15. Входная цепь ТТЛ/КМОП

Page 60

CS8415A

DS470F4

От

AES3

Приемник

Порт управления

слова

Буфер принятых данных

14.

ПРИЛОЖЕНИЕ B: УПРАВЛЕНИЕ СОСТОЯНИЕМ КАНАЛА И

БУФЕРОМ ПОЛЬЗОВАТЕЛЬСКИХ ДАННЫХ

14.1 Состояние канала AES3 (C) Бит Управление

CS8415A содержит достаточное количество ОЗУ для хранения полного блока данных C для каналов A и B (192 x 2 = 384 бит), а также 384 бит информации U. Пользователь может считывать данные из этих буферных ОЗУ через порт управления.

Схема буферизации включает в себя 2 буфера размером с блок, названные D и E, как показано на

рис. 16. MSB каждого байта представляет собой первый бит в последовательном потоке данных C.

Например, MSB байта 0 (который находится по адресу порта управления 20h) - это бит потребитель/профессионал для блока состояния канала A.

A B

8 бит8 бит

Рисунок 16. Структура буфера данных состояния канала

Первый буфер (D) принимает входящие данные C от приемника AES. Второй буфер (E) принимает целые блоки данных из буфера D. Буфер E также доступен из порта управления, что позволяет считывать данные C.

14.2 Доступ к буферу E

Пользователь может контролировать поступающие данные, считывая через порт управления буфер E, который отображается в регистровое пространство CS8415A.

Пользователь может настроить регистр разрешения прерываний таким образом, чтобы прерывания возникали всякий раз, когда происходит передача данных из буфера D в буфер E. Это позволяет определить допустимые периоды времени для взаимодействия с буфером E.

Также предусмотрен бит блокировки D-to-E. Он может использоваться в тех случаях, когда происходит "длинное" взаимодействие портов управления.

Page 61

CS8415A

DS470F4

Блок-схема чтения буфера E показана на рис. 17. Поскольку прерывание D-to-E произошло сразу

Опционально можно установить блокировку D -

Если установлен, то снимается блокировка D -

Считывание данных E

после чтения, до следующей передачи данных D-to-E остается значительный промежуток времени (примерно 24 кадра). Обычно этого времени достаточно для доступа к данным E без необходимости блокировать следующую передачу.

Возникает прерывание от D к E

Возврат

Рисунок 17. Блок-схема чтения буфера E

14.2.1 Резервирование первых 5 байт в буфере E

Передачи из буфера D в буфер E периодически перезаписывают данные, хранящиеся в буфере E. В CS8415A предусмотрена возможность резервирования первых 5 байт буфера E только для пользовательской записи. Когда эта возможность используется, внутренние передачи из буфера D в буфер E не затрагивают первые 5 байт буфера E. Таким образом, пользователь может один

раз установить значения в этих первых 5 байтах E, и эти значения сохранятся до следующего изменения пользователем. Этот режим включается с помощью регистра управления буфером данных состояния канала.

14.2.2 Система управления серийными копиями (SCMS)

В программном режиме CS8415A обеспечивает доступ на чтение ко всем битам состояния канала. Для обеспечения соответствия SCMS потребительскому режиму, главный микроконтроллер должен соответствующим образом считывать и интерпретировать код категории, бит Copy и бит L.

В аппаратном режиме протокол SCMS может быть реализован либо с помощью выходных выводов COPY и ORIG, либо с помощью последовательного вывода C bit. Эти возможности документированы в разделе "Аппаратный режим" данного технического описания.

14.2.3 Буфер данных состояния канала E Доступ

Буфер E организован в виде 24 х 16-разрядных слов. В каждом слове байт MS представляет собой данные канала A, а байт LS - данные канала B (см. рис. 16).

Существует два способа доступа к этой памяти - однобайтовый и двухбайтовый. Выбор требуемого режима осуществляется установкой бита регистра управления.

14.2.3.1 Однобайтовый режим

Во многих приложениях блоки состояния каналов A и B будут идентичны. В такой ситуации, если пользователь считывает байт из одного из блоков канала, то соответствующий байт для другого

Page 62

CS8415A

DS470F4

канала будет таким же. Однобайтовый режим использует преимущества часто идентичного характера данных о состоянии каналов A и B. При чтении данных в однобайтовом режиме возвращается один байт, который может быть из данных канала А или В, в зависимости от управляющего бита регистра.

Page 63

CS8415A

DS470F4

Однобайтовый режим существенно экономит время доступа к порту управления, так как в нем за 1 байт времени доступа можно получить 2 байта информации. Если в сочетании с этим режимом использовать автоинкрементную адресацию порта управления, то многобайтовый доступ, например, полноблочное чтение, может быть выполнен особенно эффективно.

14.2.3.2 Двухбайтовый режим

Существуют приложения, в которых блоки состояния каналов A и B не будут совпадать, а пользователь заинтересован в доступе к обоим блокам. В таких ситуациях для доступа к буферу E следует использовать двухбайтовый режим.

В этом режиме при чтении CS8415A выдает два байта через порт управления. Первый байт будет представлять данные о состоянии канала A, а второй - данные о состоянии канала B.

14.3 Управление пользовательскими битами AES3 (U)

Для буферизации целых блоков данных U используется каскад из двух ОЗУ размером с блок. Доступ пользователя ко второму из этих буферов, обозначаемому как буфер E, осуществляется через порт управления. Доступ к буферу U работает только в двухбайтовом режиме, так как понятие блоков A и B для пользовательских данных отсутствует. Арсенал данных выглядит следующим образом: Bit15[A7]Bit14[B7]Bit13[A6]Bit12[B6]...Bit1[A0]Bit0[B0]. Порядок расположения данных в каждом байте таков, что MSB является первым принятым и первым переданным битом. Первый прочитанный байт - это первый принятый байт, а первый отправленный байт - это первый переданный байт. Если прочитать два байта из буфера E, то получится следующая схема:

A[7]B[7]A[6]B[6]. A[0]B[0].

Page 64

CS8415A

DS470F4

VCO

RFLT

CFLT

CRIP

÷N

Фазовый

компарато

и зарядный насос

15.

ПРИЛОЖЕНИЕ В: ФИЛЬТР PLL

15.1 Общие сведения

Для восстановления тактового сигнала из входящего потока данных используется встроенная в микросхему петля фазовой автоподстройки (PLL). На рис. 18 приведена упрощенная схема работы PLL в этих компонентах. Когда PLL заблокирована на входной поток AES3, она обновляется при каждой преамбуле в потоке AES3. Это происходит на удвоенной частоте дискретизации FS. Когда PLL заблокирован на ILRCK, он обновляется на на джиттер.

В некоторых приложениях важно обеспечить низкий уровень джиттера восстановленного тактового генератора, выводимого на вывод RMCK. Поэтому PLL имеет хорошие характеристики затухания джиттера, как показано на рис. 21, рис. 22, рис. 23 и рис. 24. Кроме того, PLL рассчитан на использование только преамбул потока AES3 для предоставления PLL информации об обновлении блокировки. В результате PLL не подвержена влиянию джиттера, зависящего от данных, поскольку преамбулы AES3 не изменяются вместе с данными.

PLL способна фиксировать широкий диапазон частот дискретизации входного сигнала без изменения внешних компонентов. При последующем изменении частоты дискретизации входного сигнала, например, в приложении с переменной скоростью, PLL будет отслеживать только ±12,5% от номинальной центральной частоты дискретизации. Номинальная центральная частота дискретизации - это частота дискретизации, на которой PLL впервые фиксируется при подаче потока данных AES3 или после включения тактовых генераторов CS8415A установкой управляющего бита RUN. Если предел частоты дискретизации 12,5% превышен, PLL возвращается в режим широкого диапазона блокировки и заново набирает новую номинальную центральную частоту дискретизации.

чтобы рабочий цикл входного сигнала не влиял

FS,

INPUT

RMCK

Рисунок 18. Блок-схема PLL

Page 65

CS8415A

DS470F4

15.2 Внешний фильтр Компоненты

1000

пФ

RIP

CFLT

мкФ

AGND

ФИЛ

ЬТР

RFLT

15.2.1 Общие сведения

На поведение PLL влияют значения внешних компонентов фильтра. На рис. 5 на стр. 11 показана рекомендуемая конфигурация двух конденсаторов и одного резистора, составляющих фильтр PLL. В табл. 6 показаны значения компонентов, которые имеют самую высокую кривую ослабления джиттера на угловой частоте, требуют наименьшего времени для блокировки и обеспечивают наилучшие характеристики выходного джиттера. Значения компонентов, приведенные в табл. 5, позволяют использовать наименьшую частоту дискретизации входного сигнала 8 кГц и увеличивают время блокировки PLL. Время блокировки приведено для наихудшего случая при частоте перехода Fsi 96 кГц.

15.2.2 Выбор конденсатора

Тип конденсаторов, используемых в фильтре PLL, может существенно повлиять на характеристики приемника. Не стоит использовать большие или экзотические пленочные конденсаторы, поскольку их выводы и необходимые длинные трассы печатной платы вносят нежелательную индуктивность в схему. Хорошим выбором являются керамические конденсаторы поверхностного монтажа, поскольку их собственная индуктивность мала, и они могут быть установлены рядом с выводом FILT, чтобы минимизировать индуктивность трассы. Для X7R. Избегайте конденсаторов с большими температурными коэффициентами или конденсаторов с высокими диэлектрическими постоянными, чувствительных к ударам и вибрации. К ним относятся диэлектрики Z5U и Y5V.

рекомендуется диэлектрик C0G или NPO, а для

CRIP

предпочтительнее диэлектрик

CFILT

15.2.3 Печатная плата Макет

Разводка платы и выбор конденсаторов влияют друг на друга и определяют характеристики PLL. На рис. 19 приведена схема размещения компонентов фильтра PLL и шунтирования аналогового напряжения питания. Шунтирующий конденсатор емкостью 0,1 мкФ выполнен в форм-факторе

1206.

верхней поверхности платы с ИС, чтобы не было индуктивности переходов. Сами трассы короткие, чтобы минимизировать индуктивность в тракте фильтра. Трассы VA+ и AGND уходят в исходное положение и показаны на рисунке только в усеченном виде.

и три других конденсатора выполнены в форм-факторе 0805. Трассы расположены на

RFILT

Рисунок 19. Пример рекомендуемой компоновки

Page 66

CS8415A

DS470F4

15.3 Значение компонента Выбор

Пересмот

До октября 2002 г. SOIC и TSSOP (10разрядные)

Новый SOIC

(12-значный)

Новый TSSOP

(10-значный)

Zxxxxxxxxx

ZFBAAXxxxxxx

NAAXxxxxxx

Rxxxxxxxxx

RFBAA1xxxxxx

NAA1xxxxxxA2N/A

RFBAA2xxxxxx

NAA2xxxxxx

Пересмотр

RFILT

(kΩ)

CFILT

(мкФ)

КРИП

(нФ)

Время блокировки

PLL (мс)

0.909

1.83356

0.4

0.474760

0.4

0.474760

Пересмотр

RFILT

(kΩ)

CFILT

(мкФ)

КРИП

(нФ)

Время блокировки

PLL (мс)

3.0

0.047

2.2

A1*

1.2

0.1

4.735A2

1.2

0.1

4.735A2*

1.6

0.33

4.7

При переходе от одной ревизии детали к другой может потребоваться изменение значений компонентов. Если при переходе от ревизии А к ревизии А1 или от ревизии А к ревизии А2 заказчик должен обязательно изменить значения компонентов внешнего PLL, то при переходе от ревизии А1 к ревизии А2 заказчику не требуется изменять значения компонентов внешнего PLL, если только деталь не используется в приложении, которое должно соответствовать спецификации AES3 или IEC60958-4 по допустимому джиттеру приемника (см. табл. 6).

15.3.1 Идентификация детали Revision

В первой строке маркировки детали на упаковке указан номер детали и тип упаковки (CS8415Axx). В табл. 4 приведен список ревизий детали и соответствующая им маркировка детали во второй строке, которая указывает, к какой ревизии относится деталь.

Таблица 4. Маркировка деталей второй линии

15.3.2 Внешние компоненты

В табл. 5 и табл. 6 приведены значения внешних компонентов PLL для каждой ревизии. Значения, приведенные для диапазона Fs от 32 до 96 кГц, имеют самую высокую кривую затухания джиттера на угловой частоте, требуют наименьшего времени для блокировки и обеспечивают наилучшие характеристики выходного джиттера.

* Для компонентов, используемых в приложениях, которые должны соответствовать спецификациям AES3 или IEC60958-4 по допустимому джиттеру приемника, следует использовать данные значения компонентов. Следует иметь в виду, что спецификации AES3 и IEC60958 не предусматривают возможности блокировки частоты дискретизации менее 32 кГц. Также следует учитывать, что на

Таблица 5. Fs = от 8 до 96 кГц

Таблица 6. Fs = 32 - 96 кГц

Page 67

CS8415A

DS470F4

характеристики джиттера в системе может влиять множество факторов.

Page 68

CS8415A

DS470F4

15.3.3 Джиттер Допуск

На рис. 20 показан шаблон допустимого джиттера приемника, приведенный в спецификациях AES3 и IEC60958-4. Детали CS8415A, используемые с соответствующими значениями внешних компонентов PLL (как указано в табл. 6), были протестированы на соответствие этому шаблону.

Рисунок 20. Шаблон допустимого джиттера

Page 69

CS8415A

DS470F4

15.3.4 Джиттер Затухание

Затухание джиттера

(дБ)

Затухание джиттера

(дБ)

Затухание джиттера

(дБ)

Затухание джиттера

(дБ)

На рис. 21, рис. 22, рис. 23 и рис. 24 приведены графики затухания джиттера для различных

вариантов CS8415A при использовании соответствующих значений внешних компонентов PLL (как указано в табл. 6). Спецификации AES3 и IEC60958-4 не предусматривают блокировки при частоте дискретизации менее 32 кГц. В этих спецификациях указано максимальное усиление или пикирование джиттера на уровне 2 дБ.

-5

-10

-15

-20

10-1 100 101 102 103 104 105

Частота джиттера (Гц)

Рисунок 21. Редакция A Рисунок 22. Редакция A1

-5

-10

-15

-20

10-1 100 101 102 103 104 105

Частота джиттера (Гц)

-5

-10

-15

-20

-25

10-1 100 101 102 103 104 105

Частота джиттера (Гц)

-5

-10

-15

-20

-25

10-1

100 101 102

Частота джиттера

103 104 105

(Гц)

Рисунок 23. Ревизия A2 с использованием значений A1 Рисунок 24. Редакция A2 с использованием значений A2*

Page 70

CS8415A

DS470F4

16.

Выпуск

Дата

Изменения

PP1

Ноябрь 1999 г.

1-й предварительный выпуск

PP2

Ноябрь 2000 г.

2-й предварительный выпуск

PP3

Май 2001 г.

3-й предварительный выпуск

PP4

Январь 2003 г.

4-й предварительный выпуск

Январь 2004 г.

Окончательный выпуск Обновлено "Приложение C: Фильтр PLL" на странице 41 с целью включения информации из ошибки ER470E2

Август 2004 г.

-Добавлена информация о заказе бессвинцовых устройств.

Декабрь 2004 г.

-Изменен формат рисунка 6 на стр. 14.

-Корректирован формат AES3 Direct (Out) на рис. 6 на стр. 14 и текстовая ссылка на AES3 Direct на стр. 13.

-Корректировка бита 0 регистра 04h на значение 0 по умолчанию на стр. 22.

-Изменено описание битов DETC и DETU в разделе "Определения битов

регистра порта управления" на стр. 21.

-Удалено упоминание о блочном режиме из DETU и DETUI на стр. 24 и

стр. 27.

Август 2005 г.

-Обновлена "Информация для заказа" на стр. 2.

РЕВИЗИЯ ИСТОРИЯ

Обращение в службу поддержки Cirrus Logic

По всем вопросам, связанным с продукцией, обращайтесь к представителю компании Cirrus Logic. Чтобы найти ближайшего к вам представителя,

перейдите по адресу www.cirrus.com.

ВАЖНОЕ Компания Cirrus Logic, Inc. и ее дочерние компании ("Cirrus") считают, что информация, содержащаяся в данном документе, является точной и надежной.

Тем не менее, информация может быть изменена без предварительного уведомления и предоставляется "КАК ЕСТЬ" без каких-либо гарантий (явных или подразумеваемых). Клиентам рекомендуется получить последнюю версию соответствующей информации, чтобы перед размещением заказа убедиться в актуальности и полноте информации, на которую они полагаются. Все продукты продаются в соответствии с условиями продажи, предоставленными в момент подтверждения заказа, включая условия, касающиеся гарантии, возмещения ущерба и ограничения ответственности. Компания Cirrus не несет никакой ответственности производства или продажи каких-либо изделий, а также за нарушение патентов или других прав третьих лиц. Данный документ является собственностью компании Cirrus, и, предоставляя эту информацию, компания Cirrus не предоставляет никаких лицензий, явных или подразумеваемых, на основании каких-либо патентов, прав на маскировку, Cirrus владеет авторскими правами на информацию, содержащуюся в настоящем документе, и только для использования в вашей организации в отношении интегральных схем Cirrus или других продуктов Cirrus. Данное согласие не распространяется на другие виды копирования, такие как копирование для общего распространения, в рекламных или пропагандистских целях, а также для создания каких-либо работ с целью перепродажи.

НЕКОТОРЫЕ ПРИЛОЖЕНИЯ, ИСПОЛЬЗУЮЩИЕ ПОЛУПРОВОДНИКОВЫЕ ИЗДЕЛИЯ, МОГУТ БЫТЬ СВЯЗАНЫ С ПОТЕНЦИАЛЬНЫМ РИСКОМ СМЕРТИ, ТРАВМ, СЕРЬЕЗНОГО УЩЕРБА ИМУЩЕСТВУ ПРЕДНАЗНАЧЕНА, НЕ РАЗРЕШЕНА И НЕ ГАРАНТИРУЕТСЯ ДЛЯ ИСПОЛЬЗОВАНИЯ ИЗДЕЛИЯХ, ИМПЛАНТИРУЕМЫХ В ОРГАНИЗМ ХИРУРГИЧЕСКИМ ПУТЕМ, АВТОМОБИЛЬНЫХ СИСТЕМАХ БЕЗОПАСНОСТИ, СРЕДСТВАХ ЖИЗНЕОБЕСПЕЧЕНИЯ И ДРУГИХ КРИТИЧЕСКИХ ПРИЛОЖЕНИЯХ. ИСПОЛЬЗОВАНИЕ ПРОДУКТОВ CIRRUS В ТАКИХ ПРИЛОЖЕНИЯХ ПОЛНОСТЬЮ ВОЗЛАГАЕТСЯ НА РИСК ЗАКАЗЧИКА, И КОМПАНИЯ CIRRUS НЕ ДАЕТ НИКАКИХ ГАРАНТИЙ, ЯВНЫХ, УСТАНОВЛЕННЫХ ЗАКОНОМ ИЛИ ПОДРАЗУМЕВАЕМЫХ, ЦЕЛИ, В ОТНОШЕНИИ ЛЮБЫХ ПРОДУКТОВ CIRRUS, ИСПОЛЬЗУЕМЫХ ТАКИМ ОБРАЗОМ. ЕСЛИ ЗАКАЗЧИК ИЛИ КЛИЕНТ ЗАКАЗЧИКА ИСПОЛЬЗУЕТ ИЛИ РАЗРЕШАЕТ ИСПОЛЬЗОВАТЬ ПРОДУКТЫ CIRRUS В КРИТИЧЕСКИ ВАЖНЫХ ИСПОЛЬЗОВАНИИ ПОЛНОСТЬЮ ОСВОБОДИТЬ КОМПАНИЮ CIRRUS, ЕЕ ДОЛЖНОСТНЫХ ЛИЦ, ДИРЕКТОРОВ, СОТРУДНИКОВ, ДИСТРИБЬЮТОРОВ И ДРУГИХ АГЕНТОВ ОТ ЛЮБОЙ ОТВЕТСТВЕННОСТИ, ВКЛЮЧАЯ ГОНОРАРЫ АДВОКАТОВ И РАСХОДЫ, КОТОРЫЕ МОГУТ БЫТЬ РЕЗУЛЬТАТОМ ИЛИ ВОЗНИКНУТЬ В СВЯЗИ С ТАКИМ ИСПОЛЬЗОВАНИЕМ.

ЗАМЕЧАНИЕ

авторских прав, товарных знаков, коммерческих секретов или других прав на интеллектуальную собственность.

ВКЛЮЧАЯ ПОДРАЗУМЕВАЕМЫЕ ГАРАНТИИ ТОВАРНОГО СОСТОЯНИЯ И ПРИГОДНОСТИ ДЛЯ КОНКРЕТНОЙ

за использование данной информации, в том числе за использование ее в качестве основы для

ИЛИ ОКРУЖАЮЩЕЙ СРЕДЕ ("КРИТИЧЕСКИЕ ПРИЛОЖЕНИЯ"). ПРОДУКЦИЯ CIRRUS НЕ

В АВИАЦИОННЫХ СИСТЕМАХ, ВОЕННЫХ ПРИЛОЖЕНИЯХ,

дает

согласие

ПРИЛОЖЕНИЯХ, ЗАКАЗЧИК СОГЛАШАЕТСЯ ПРИ ТАКОМ

на изготовление копий этой информации

Page 71

CS8415A

DS470F4

Cirrus Logic, Cirrus и логотипы Cirrus Logic являются торговыми марками компании Cirrus Logic, Inc. Все другие названия марок и продуктов, приведенные в данном документе, могут являться торговыми марками или знаками обслуживания соответствующих владельцев.

SPI является торговой маркой компании Motorola Inc. AC-3 является зарегистрированной торговой маркой компании Dolby Laboratories Liscencing, Inc.