ANALOG DEVICES ADSP-21535 Service Manual

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初步技术数据 ADSP-21535

概要

300 MHz 高性能 Blackfin DSP 内核

2 个 16 位 MAC，2 个 40 位 ALU，2 个 40 位累加器，

4 个 8 位视频 ALU，以及 1 个 40 位移位器 RISC 式寄存器和指令模型，编程简单，编译环境友好先进的调试、跟踪和性能监视

内核电压

范围 0.9-1.5V，带有动态功率管理

3.3V I/O

商业外壳温度范围 0ºC-85ºC 工业外壳温度范围（200MHz）-40ºC-105ºC 260 引脚 PBGA 封装

存储器

4GB 统一寻址范围 308KB 片内存储器： 16KB 指令 SRAM/Cache 32KB 数据 SRAM/Cache 4KB 存放中间结果的 SRAM

256KB 全速、低延迟 SRAM

功能框图

存储器 DMA 控制器存储器管理单元提供存储器保护无硬件要求的外部存储控制器

支持同步 SDRAM 支持异步 SRAM、Flash、ROM

外设

32 位、33MHz、3.3V、版本 2.2 兼容的主/从 PCI 总线接口集成的 USB 1.1 兼容的设备接口

2 个 UART，其中一个支持 IrDA 2 个 SPI 兼容接口 2 个全双工同步串行接口(SPORT) 4 个定时/计数器，其中 3 个支持 PWM 16 个双向可编程标志 I/O 引脚

“看门狗”定时器实时时钟 1x-31x 倍频的片内 PLL

JTAG TEST AND EMULATION

52K BYTES L1 SRAM/CACHE

SYSTEM BUS INTERFACE UNIT

BLACKFIN CORE

INTERRUPT CONTROLLER/ TIMER

256K BYTES L2 SRAM

DMA CONTROLLER

BOOT ROM

WATCHDOG TIMER

REAL TIME CLOCK

UART PORT 0 IRDA®

UART PORT 1

TIMER0, TIMER1, TIMER2

PROGRAMMABLE FLAGS

USB INTERFACE

SERIAL PORTS (2)

SPI PORTS (2)

PCI BUS INTERFACE

EXTERNAL PORT FLASH SDRAM CONTROL

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ADSP-21535

说明

本数据手册提供的是关于 ADSP-21535 Blackfin DSP

的初步信息。

概述

ADSP-21535 是 Blackfin DSP 系列产品的成员之一，

由 AD 公司和 Intel 公司共同开发，采用了 Micro Signal

Architecture (MSA)。这种体系结构将艺术级的 dual-MAC DSP 引擎，简洁的 RISC 式微处理器指令集的优点，以及

单指令多数据(SIMD)多媒体能力结合起来，形成了一套独特的指令集结构。

通过集成业界领先和丰富的系统外设及存储器，

Blackfin DSP 系列成为下一代需要将 RISC 式编程、多媒体支持和前沿的信号处理等集成在片内的 DSP 的选择平台。

便携式低功耗结构

同其它数字信号处理器相比，Blackfin DSP 系列具有

世界领先的低功耗和性能。Blackfin DSP 采用低功耗和低电压的设计方法，具有动态功率管理的特点，即通过改变工作电压和频率来降低总功耗。与仅改变工作频率相比，既改变电压又改变频率能够使总功耗减少 1/3。对于便携式应用来说，这相当于延长了电池的寿命。

系统集成

对下一代的数字通信和便携式的 Internat 应用来说，

ADSP-21535 是一个高度集成的片上系统解决方案。通过将工业标准接口与高性能的数字信号处理内核相结合，用户可以快速开发出节省成本的解决方案，而无需昂贵的外部组件。ADSP-21535 系统外设包括 UARTs、SPIs、SPORTs、定时器、实时时钟、可编程标志、看门狗定时器，以及用于无缝外设扩展的 USB 和 PCI 总线。

ADSP-21535 外设

ADSP-21535 包含丰富的外设，它们通过不同的高速

宽带内总线与内核相连，使系统不但配置灵活而且有极好的性能（见第 1 页的功能框图）。基本的外设用于一些通用的功能，如 UARTs、带有 PWM（脉冲宽度调制器）和脉冲测量能力的定时器、通用的 I/O 标志引脚、一个实时时钟和一个看门狗定时器。这些外设满足了典型系统的各种需求，并且通过它们增强了系统的扩充能力。除了这些通用的外设，ADSP-21535 还包含有用于各种音频和 modem CODEC 功能的高速串行端口，用于灵活地管理来自片内外设和外部信源的中断事件处理器，以及可根据不同的应用来配置系统的性能和功耗的功率管理控制功能。

在许多系统设计中，用户可以用很少或根本不用其它

逻辑电路就可以扩充片内的外设，这是由于 ADSP-21535 提供给用户的一些外设接口符合工业标准总线。这些接口包括一个 32 位、33MHz、V2.2兼容的 PCI 总线、SPI 串行扩展端口和一个 USB 设备端口。这使得在不同的应用中为连接各种各样的外设而进行系统设计的复杂性已经降到最小了。

除可编程标志引脚、实时时钟和定时器外，所有其它

的外设都有一个灵活的 DMA 结构和一个独立的 DMA 通

道。片内还有一个独立的存储器 DMA 通道，专用于在 DSP 的不同存储空间（包括外部的 SDRAM 和异步存储器）、内部的 Level 1 和 Level 2 SRAM 和 PCI 存储空间之间的数据传输。片内的多条 32 位总线能以 133MHz 的速度运行，这样提供了足够的带宽以保证处理器内核能够跟得上片内的和片外的外设。

Blackfin DSP 内核

如图 1 所示，Blackfin DSP 内核包含 2 个乘法器/累加器(MAC)，2 个 40 位的 ALU，4 个视频 ALU 和 1 个移位器。ALU 处理来自寄存器组的 8 位、16 位或者每个时钟周期，每个 MAC 都完成一次 16 位乘 16 位的乘法，并同累加器相加得到一个 40 位宽度、8 位扩展精度的结果。

ALU 执行一套标准的算术和逻辑运算。片内有 2 个 ALU，因此可完成 16 或 32 位数据的运算，这样的灵活性

可以满足信号处理各种应用的需求。2 个 32 位输入寄存器中的每一个都可以看作 2 个 16 位的寄存器，因此，每一个 ALU 都能够非常灵活地完成单独的 16 位算术运算。把寄存器看作一对 16 位操作数，在一个指令周期可以完成双 16 位或单 32 位运算。进一步使用第二个 ALU，可以方便地完成 4 个 16 位运算，从而加速每个周期的吞吐量。

功能强大的扩展 40 位移位器可以完成数据的移位、循环移位、标准化、提取和存储等操作。

运算单元的数据来自于多端口的 16 乘 16 位或 8乘 32 位的寄存器组。

功能强大的程序控制器控制着指令执行的顺序，包括取指和译码。程序控制器支持条件跳转、子程序调用和零耗循环。一个循环缓冲器存储当前的指令，节省了指令存储器的访问时间。

2 套数据地址产生器(DAG)为同时从存储器中存取双操作数提供地址。它们共享一个寄存器组，这个寄存器组由 4 套 32 位的索引、修改、长度和基址寄存器组成。另外的 8 个 32 位寄存器提供用于指向变量和堆栈位置的指针。

Blackfin DSP 采用改进的哈佛结构和分级的存储器结构。Level1(L1)存储器一般以全速运行，没有或只有很少的延迟。Level2(L2)存储器同其它的片内或片外存储器一样，需要花费多个处理器周期来访问。在 Ll 级，指令存储器只存放指令。2 个数据存储器用于存放数据，专用的临时数据存储器存放堆栈和局部变量。L2 级存储器采用统一的存储空间，可以存放指令和数据。

此外，L1 指令存储器和 L1 数据存储器可以配置成静态 RAM(SRAM)或者 CACHE。存储器管理单元(MMU)提供存储器保护功能，对运行于内核上的独立的任务，可保护系统寄存器免于意外的存取。

这种体系结构提供了 3 种运行模式：用户模式、管理员模式和仿真模式。用户模式限制对某些系统资源的访问，因此提供了一个受保护的软件环境；而管理员模式对系统和内核资源的访问不受限制。

2002 年 6 月

32 位数据。

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2002 年 6 月 ADSP-21535

ADDRESSARITHMETIC UNIT

SP FP

P3 P2 P1 P0

M3 M2 M1

DAG0 DAG1

SEQUENCER

ALIGN

DECODE

R5 R4

R2 R1

BARREL SHIFTER

16 16

88 8 8

40 40

A0 A1

DATA ARI THMETIC UNI T

图 1. Blackfin DSP 内核

Blackfin DSP 指令系统经过优化，16 位操作码组成了

最常用的指令，这使得编译后的代码密度非常高。复杂 DSP 指令采用 32 位操作码，体现了多功能指令的全部特征。 Blackfin DSP 支持有限的并发能力，即 1 个 32 位的指令可以和 2 个 16 位指令并发执行，使编程人员在单指令周期中使用尽可能多的内核资源。

Blackfin DSP 汇编语言使用易于编程和可读性强的代数语法，而且在和 C 编译器的链接上进行了优化，给程序员提供了快速有效的软件环境。

存储器结构

ADSP-21535 把存储器视为一个统一的 4GB 的地址空间，使用 32 位地址。所有的资源，包括内部存储器、外部存储器、PCI 地址空间和 I/O 控制寄存器，都占据公共地址空间的各自独立的部分。此地址空间的各部分存储器按分级结构排列，以提供高的性能价格比。一些非常快速、低延迟的存储器（如 CACHE 或 SRAM）的位置非常接近处理器，而更大的低成本、低性能的存储器远离处理器。参见图 2。

L1存储器是 Blackfin DSP内核中性能最高的最重要的存储器。L2 存储器性能稍低，提供额外的空间。最后，通过外部总线接口单元(EBIU)，片外存储器可以由 SDRAM、 FLASH 和 SRAM 进行扩展，可以访问超过 768MB 的物理存储器。

LO OP BUFFER

CONTROL

UNIT

存储器的 DMA 控制器提供高带宽的数据传输能力。它能够在内部的 L1/L2存储器和外部存储器空间（包括 PCI 存储空间）之间执行代码或数据的块传输。

内部（片内）存储器

ADSP-21535 有 4

块片内存储器，提供到内核的高带

宽的访问。

第 1 块是 16KB 的 L1 指令存储器，可配置成 4 路组联合的 CACHE，也可配置成 SRAM，它以处理器的最快速度访问。

第 2块片内存储器是由 2 块 16KB 组成的 L1 数据存储器。每个 L1 数据存储器都能配置成单路或双路组联合的 CACHE 或者 SRAM，同样被内核以最快速度访问。

第 3 块存储器模块是一个 4KB 的临时数据 RAM，它和 L1 存储器有相同的运行速度，但是只能作为数据 SRAM （不能配置为 CACHE，也不能通过 DMA 访问）。

第 4 块片内存储器是 256KB 的高速 L2 SRAM，同样以内核全带宽运行，和 L1 存储器相比，延迟稍长。L2 存储器是一个统一的指令和数据存储器，能够根据系统设计要求同时存放代码和数据。

Blackfin DSP 内核有一个专用的低延迟 64 位宽的数据通道进入 L2 SRAM 存储器。例如，在内核 300MHz 频率下，通过此接口的峰值数据传输率达到每秒 2.4GB。

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ADSP-21535

0XFFFF FFFF 0XFFE0 0000

0XFFC0 0000

0XFFB0 1000

0XFFB0 0000

0XFFA0 4000

0XFFA0 0000

0XFF90 4000

0XFF90 0000

0XFF80 4000

0XFF80 0000

0XF003 FFFF

0XF000 0000 0XEF00 0000

0XEEFF FFFC

0XEEFF FF00

0XEEFE FFFF

0XEEFE 0000

0XE7FF FFFF

0XE000 0000

0X2FFF FFFF

0X2C00 0000

0X2800 0000

0X2400 0000

0X2000 0000

0X1800 0000

0X1000 0000

0X0800 0000

0X0000 0000

THE ADDRESSES SHOWN FOR THE SDRAM BANKS REFLECT A FULLY POPULATED SDRAM ARRAY WITH 512M BYTES OF MEMORY. IF ANY BANK CONTAINS LESS THAN 128M BYTES OF MEMORY, THAT BANK WOULD EXTEND ONLY TO THE LENGTH OF THE REAL MEMORY SYSTEMS, AND TH E END ADDRESS WOULD BECOME THE START ADDRESS OF THE NEXT BANK. THIS WOULD CONTINUE FOR ALL FOUR BANKS, WITH ANY REMAINING SPACE BETWEEN THE END OF MEMORY BANK 3 AND THE BEGINNING OF ASYNC MEMORY BANK 0, AT ADDRESS 0X2000 0000, TREATED AS RESERVED ADDRESS SPACE.

CORE MMR REGISTERS (2M BYTE)

SYSTEM MMR REGISTERS(2M BYTE)

RESERVED

SCRATCHPAD SRAM (4K BYTE)

RESERVED

INSTRUCTION SRAM (16K BYTE)

RESERVED

DATA BANK B SRAM (16K BYTE)

RESERVED

DATA BANK A SRAM (16K BYTE)

RESERVED

L2 SRAM MEMORY ( 256K BYTE)

RESERVED

PCI CONFIG SPACE PORT (4 BYTE)

PCI CONFIG REGISTERS (64K BYTE)

RESERVED

PCI IO SPACE (64K BYTE)

RESERVED

PCI MEMORY SPACE (128M BYTE)

RESERVED

ASYNC MEMORY BANK 3 (64M BYTE)

ASYNC MEMORY BANK 2 (64M BYTE)

ASYNC MEMORY BANK 1 (64M BYTE)

ASYNC MEMORY BANK 0 (64M BYTE)

SDRAM MEMORY BANK 3 (16M BYTE - 128M BYTE)

SDRAM MEMORY BANK 2 (16M BYTE - 128M BYTE)

SDRAM MEMORY BANK 1 (16M BYTE - 128M BYTE)

SDRAM MEMORY BANK 0 (16M BYTE - 128M BYTE)

图 2. 内部/外部存储器映射

外部（片外）存储器

外部存储器通过外部总线接口单元(EBIU)进行访问。

此接口可与最多 4 个同步 DRAM（SDRAM），或与最多 4 个异步存储器设备（包括 FLASH、EPROM、ROM、SRAM 和存储器映射 I/O 设备）直接连接。

PC133 兼容的 SDRAM 控制器可以被编程并有与最多

4 个 bank 的 SDRAM 接口，每个 bank 的容量在 16MB 到 128MB 之间，提供给系统最多达 512MB 的 SDRAM 空间。

每个 bank 空间都是可独立编程的，无论大小及其位置是否相同，相邻的 bank 地址都是连续的。这样就允许灵活地配

置和升级系统的存储器，并且允许内核把所有的 SDRAM 视为一个简单、连续的物理地址空间。

异步存储器的控制器也能够通过编程控制多达 4 个 bank 的时序参数灵活的各种异步存储设备。无论使用设备的大小如何，每个 bank 的空间都占据 64MB。这样，只有

P A M

装满 4 个 64MB 的存储器时地址空间才能连续。

Y R O

PCI

M E M

PCI 总线定义了 3 个独立的地址空间，这些地址空间

L A N

通过 ADSP-21535 存储空间的窗口进行访问。它们分别是

R E T

PCI 存储器、PCI I/O 和 PCI 配置空间。

此外，PCI 接口可以有两种配置方法。其一，本处理器用作系统中的控制

CPU，PCI 接口用作与它相接的 PCI 桥；其二，系统中另有一个 CPU 作为主机，本 ADSP-21535 用作 PCI 总线上的智能 I/O 设备。

当 ADSP-21535 作为系统控制器时，它通过映射窗口来查看 PCI 地址空间，并且能初始化系统中的所有设备，维持环境的拓扑映射。

PCI存储区域是出现在 PCI总线上的 4GB的存储空间，可用来映射总线上的存储器 I/O 设备。ADSP-21535 使用存储空间中的一个 128MB 窗口来查看 PCI 存储空间。同时使

P A

用一个基地址寄存器，在 4GB PCI 存储空间中定位窗口的

M Y

起始位置，而在处理器地址空间中这个窗口的地址保持不

O M

变。

M L

A N

PCI I/O 区域也是 4GB 空间。然而，对于 I/O 映射地址，

R E T

大多数系统和 I/O 设备只使用这个空间的一个 64KB 子集。

X E

ADSP-21535 用一个基地址寄存器把一个 64KB 的窗口实现于这个空间，虽然可以定位于 PCI I/O 地址空间的任何地方，但是这个窗口在处理器地址空间处于固定位置。

PCI 配置空间是一个有限的地址空间，用于系统列举和初始化，在处理器与 PCI 设备之间这是一种低性能的通信模式。ADSP-21535 提供一个单值窗口，在 PCI 配置空间中的任何地址都可存取一个数据的值。这个窗口是固定的，写操作时接收这个数据的地址和的值，而读操作时把这个值返回到同一地址。

I/O 存储器空间

Blackfin DSP 没有定义独立的 I/O 空间。所有的资源都被映射到统一的 32 位地址空间。片上 I/O 设备的控制寄存器被映射到靠近 4GB

地址空间顶端的存储器映射寄存器

(MMR)地址范围内。这个地址空间又被划分为 2 个部分，一部分包含完成所有内核功能的控制 MMR，另一部分包含用于设置和控制内核以外的片内外设的寄存器。内核 MMR 仅在管理员模式下可被内核访问，对于片内外设和通过 PCI 总线访问的外部设备，内核 MMR 都被保留起来。系统 MMR 在管理员模式下可被内核访问，而且根据所需的系统保护模式，系统 MMR 可对其它设备可见或保留。

引导

ADSP-21535 包括一个小的引导内核，用于配置的适当的外设。如果 ADSP-21535 被配置为从引导 ROM 存储

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2002 年 6 月 ADSP-21535

器引导，那么 DSP 从片内引导 ROM 开始执行。若需要更多信息，请看第 12 页的引导模式。

事件处理

ADSP-21535 的事件控制器处理到达处理器的所有的

同步和异步事件。ADSP-21535 事件处理支持嵌套和优先级。嵌套允许同时激活多个事件的服务程序。优先级保证高优先级事件的响应可以抢占较低优先级事件的响应。控制器支持 5 种类型的事件：

1．仿真：仿真事件使处理器进入仿真模式，允许通过

JT AG接口命令和控制处理器。

2．复位：此事件使处理器复位。 3．不可屏蔽中断(NMI)：NMI 事件可以由软件“看门狗”

定时器或者处理器的 NMI 输入信号产生的。NMI 事件经常用作断电指示，有序地进行系统关闭工作。

4．异常：异常是与程序执行同步发生的事件，即指令执

行完之前可能会产生异常。例如数据对准违规、未定义指令等情况都将导致异常。

5．中断：中断是与程序执行异步发生的事件，由定时器、

外设、输入引脚等引起。

每个事件都有一个相应的保存返回地址的寄存器和一

个相应的从事件返回指令。一个事件被触发后，处理器当前状态被保存在管理员堆栈内。

ADSP-21535 事件控制器包括 2 个部分，内核事件控

制器(CEC)和系统中断控制器(SIC)。内核事件控制器和系统中断控制器协同工作来确定优先级和控制所有系统事件。从概念上讲，来自外设的中断进入到 SIC，然后被直接发送到 CEC 的通用中断中处理。

内核事件控制器(CEC)

除专用中断和异常事件外，CEC还支持 9 个通用中断 (IVG15-7)。这些通用中断中，推荐将优先级最低的 2 个中断(IVG15-14)留作软件中断，剩下的 7 个优先级中断分别用于 ADSP-21535 的外设。表 1 描述了 CEC 的事件、事件向量表(EVT)的名称及优先权。

系统中断控制器(SIC)

系统中断控制器为来自不同外设的中断源提供至 CEC 通用中断输入的映射和路由。尽管 ADSP-21535 提供了默认的映射，用户仍可以通过改写中断设置寄存器(IAR)的值，来改变中断事件的映射和优先权。表 2 描述了 SIC 的中断源和至 CEC 的默认映射。

事件控制

ADSP-21535 为用户提供了非常灵活的机制来控制事件的处理。在 CEC 中，有 3 个寄存器用于调整和控制事件。如下所示，它们中的每个寄存器都是 16 位宽度，每一位都代表一种特殊的事件分类：

表 1. 内核事件控制器(CEC) 优先权（0 为最高）

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

表 2. 系统中断控制器(SIC) 外设中断事件实时时钟

保留

USB 2 IVG7 PCI 中断 SPORT 0 Rx DMA 4 IVG8 SPORT 0 Tx DMA 5 IVG8 SPORT 1 Rx DMA 6 IVG8 SPORT 1 Tx DMA 7 IVG8 SPI 0 DMA 8 IVG9 SPI 1 DMA 9 IVG9 UART 0 Rx 10 IVG10 UART 0 Tx 11 IVG10 UART 1 Rx 12 IVG10 UART 1 Tx 13 IVG10

定时器 0 定时器 1 定时器 2

GPIO 中断 A GPIO 中断 B

存储器 DMA 软件看门狗定时器保留软件中断 1 软件中断 2

1． CEC 中断锁存寄存器(ILAT)：ILAT 寄存器用于指示事

件已被锁存。处理器锁存事件后相应的位置 1，事件被

事件类 EVT 入口

仿真/测试复位不可屏蔽异常全局使能硬件错误内核定时器通用中断 7 通用中断 8 通用中断 9 通用中断 10 通用中断 11 通用中断 12 通用中断 13 通用中断 14 通用中断 15

外设中断

ID 0 IVG7 1 -

3 IVG7

14 IVG11 15 IVG11 16 IVG11 17 IVG12 18 IVG12 19 IVG13 20 IVG13 26-21 27 IVG14 28 IVG15

EMU RST NMI EVX

IVHW IVTMR IVG7 IVG8 IVG9 IVG10 IVG11 IVG12 IVG13 IVG14 IVG15

默认映射

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ADSP-21535

系统接受后该位清 0。该寄存器被控制器自动刷新，但仅在管理员模式下可读。

2． CEC 中断屏蔽寄存器(IMASK)：IMASK 寄存器控制发

生的事件是否被屏蔽。当 IMASK 寄存器的相应位置 1

时，事件不被屏蔽，发生后由系统处理。该位清 0 将

屏蔽事件，即使该事件已被锁存在 ILAT 寄存器中，

处理器也不会处理该事件。在管理员模式下，该寄存

器可以被读写。（注：通用中断可以通过 STI 和 CLI

指令设置为全局使能和禁止。） 3． CEC 中断等待寄存器(IPEND)：IPEND 寄存器跟踪所

有嵌套的事件。IPEND 寄存器中的相应位置 1 表示事

件当前处于活动状态或嵌套在某一级。该寄存器被控

制器自动刷新，但是在管理员模式下才能读取。

SIC 使用 3 个 32 位中断控制和状态寄存器，来进一步控制事件的处理。每个寄存器都包含与表 2 所示的每个外设中断相对应的位。

1． SIC 中断屏蔽寄存器(SIC_IMASK)：此寄存器控制每

个外设中断事件是否被屏蔽。当寄存器的相应位置 1

时，事件不被屏蔽，发生后由系统处理。该位清 0 将

屏蔽外设事件，使之不被处理。 2． SIC 中断状态寄存器(SIC_ISTAT)：由于多个外设可以

映射到同一事件，该寄存器允许软件设置哪个外设事

件源触发该中断。相应位置 1 表明外设发出了中断，

为 0 则表明外设未发出事件。 3． SIC 中断唤醒使能寄存器(SIC_IWR)：通过使能该寄存

器中的相应位，当事件发生而处理器处于掉电模式时，

每个外设都可唤醒处理器。（更多信息，请见第 9 页动

态功率管理。）

由于多个中断源可以映射到同一个通用中断，因此该中断输入引脚上可能同时出现多个脉冲，这可以发生在对一个已检测到的中断处理之前或之中。IPEND寄存器的内容由 SIC 监控，以检查中断是否得到确认。

当一个中断上升沿被检测到（检测需要 2 个处理器时钟周期），ILAT 寄存器的相应位被置 1。当 IPEND 寄存器的任一位被置 1 时，该位被清 0。IPEND 的这位表示该事件已进入处理器流水线。此时，CEC将在下一个事件到来时识别其上升沿，并将这一事件排入队列。从通用中断的上升沿到 IPEND 寄存器的输出置 1，最小的延迟为 3 个处理器时钟周期；然而，由于内部的活动和处理器的模式不同，延迟可能更长。

DMA 控制器

ADSP-21535 有多个独立的 DMA 控制器，能够以最小的 DSP 内核开销完成自动的数据传输。DMA 传输可以发生在 ADSP-21535 的内部存储器和任一有 DMA 能力的外设之间。此外，DMA 传输也可以在任一有 DMA 能力的外设和已连接到外部存储器接口（包括 SDRAM 控制器、异步存储器控制器和 PCI 总线接口）的外部设备之间完成。有 DMA 传输能力的外设包括 SPORT、SPI 端口、UART 和 USB 端口。每个独立的有 DMA 能力的外设至少有一个

专用 DMA 通道。PCI 的 DMA 传输由存储器的 DMA 通道来完成。

为了描述每个 DMA 序列，DMA 控制器使用一套名为描述子块的参数。当需要后继的 DMA 序列时，这些描述子块被链接或串接起来，这样，一个 DMA 序列的完成能够自动初始化并启动下一个序列。为能访问整个 ADSP-21535 的地址空间，原地址和目标地址描述子块采用了全 32 位地址的基指针。

除专用外设的 DMA 通道以外，在 ADSP-21535 的不同存储器之间有一个独立的存储器 DMA 通道。这使得任意的存储器（包括片内 L2 存储器、外部 SDRAM、ROM、 SRAM 和 FLASH）与 PCI 地址空间之间的数据块传输成为可能，几乎不需处理器干预。

外部存储器控制

ADSP-21535 的外部总线接口单元(EBIU)，为各种工业标准的存储器设备提供一个高性能、无需附加硬件的接口。该控制器由两部分组成：第一部分是用于连接工业标准的同步 DRAM 设备和 DIMM 的 SDRAM 控制器，第二部分是用于与各种存储设备接口的异步存储控制器。

PC133 SDRAM 控制器

SDRAM 控制器能以的工业标准 SDRAM 或 DIMM 接口。每个 bank 可以配置

为 16MB 至 128MB 的存储器，完全符合 PC133 SDRAM 标准。

即使不同的 bank 使用不同大小的存储器，控制器也能把所有 bank 管理成一个连续的地址空间，以便处理器将它视为单一地址空间。这使初始配置的系统设计在将来便于用类似的或不同的存储器进行升级。

一套可编程的时序参数用于配置 SDRAM bank，可以支持更低速的存储设备。存储器 bank 可以配置成最高性能和带宽的 32 位宽度或者低成本的 16 位宽度设备。

所有 4 个 bank 使用相同的 SDRAM 控制信号和独立的 bank 选通信号，为大多数的系统配置提供了一个完整的无缝接口。

异步控制器

异步存储器控制器提供与多达 4 个 bank 的存储器或 I/O 设备的可配置的接口。每个 bank 都可以用不同的时序参数独立编程，使之与各种存储设备（包括 SRAM、ROM 和 FLASH EPROM）及与标准存储器控制线接口的 I/O 设备相连接。每个 bank 在处理器地址空间中都占据一个 64MB 的窗口，但如果每个 bank 容量不满 64MB 就不能组成一个连续的地址空间。这些 bank 也可以配置为低成本和功耗的 16 位总线宽度或高性能的 32 位总线宽度，以简化与各种存储器和 I/O 设备的接口。

PCI 接口

ADSP-21535 提供一个 33MHz，3.3V，32 位，PCI 版本 2.2 兼容的无需其它硬件的逻辑和硬件接口。该 PCI 接

f 的速度，与多达 4 个 bank

SCLK

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2002 年 6 月 ADSP-21535

口设计为 3 伏的信号环境，在存储器内核和片上外设及外部 PCI 总线之间提供了一个总线桥接功能。ADSP-21535 的 PCI 接口支持如下 2 种 PCI 功能：

仍然保持供电和时钟。RTC 提供了数个可编程的中断选择（包括以时、分、秒计数中断，可编程跑表倒数计数中断，或者已编程的警报时钟中断）。

1．主机到 PCI 桥功能，从 PCI目标设备来看，ADSP-21535

的资源（处理器内核、片内和片外存储器、存储器 DMA 控制器）提供了必要的硬件部件，来仿真 PC 主机的

PCI 接口。

2． PCI 目标功能，基于 ADSP-21535 的智能外设可以容

易地与版本 2.2 兼容的 PCI 总线接口。

PCI 主机功能

用作 PCI 主机时，ADSP-21535 提供必要的 PCI 主机（平台）功能，以支持和控制各种流行的 PCI I/O 设备（如以太网控制器、总线桥等）。

注意，Blackfin DSP 体系结构中只定义了存储器空间（没有 I/O 或配置地址空间）。PCI 的 3 个地址空间（存储器、I/O 和配置空间）都被映射到 ADSP-21535 的统一的 32 位存储空间中。由于 PCI 存储器空间与 ADSP-21535 存储器地址空间大小相同，所以使用一个加窗的方法，在 ADSP-21535地址空间中采用独立的窗口用来访问 3 个 PCI 地址空间。基地址寄存器用于定位这些窗口，以便能够访问 PCI 地址空间中的任何区域，而它们在 ADSP-21535 处理器地址空间内却保持固定位置。

对于欲查看 ADSP-21535 资源的 PCI 总线设备，提供了几个映射寄存器，以使在 PCI 地址空间中查看这些资源成为可能。ADSP-21535 的外部存储器空间、片内 L2 和某些 I/O MMR 可以被选择使能，用作 PCI 总线设备的目标地址空间，用于 PCI 存储器操作。

PCI 目标功能

用作为一个 PCI 目标设备时，PCI 主机处理器在列举 PCI 总线系统时，可配置 ADSP-21535 子系统。一经配置，该子系统就成为一个智能的 I/O 设备。被配置为目标设备后，PCI 控制器使用存储器 DMA 控制器来完成 PCI 主机要求的 DMA 传输。

USB 设备

ADSP-21535 提供一个 USB1.1 兼容的设备类型接口，支持直接与主机系统相连接。USB 内核接口提供一个灵活的多达 8 个终端的可编程环境。每个终端都能支持所有 USB 数据传输类型（包括控制、批量、中断和等时）。每个终端都为传输数据提供了存储器映射的缓冲器。 ADSP-21535 USB 端口有一个专用的用于最小化处理器轮询开销的 DMA 控制器和仅当传输完成时才向 CPU 发出异步请求的中断输入。

实时时钟

ADSP-21535 的实时时钟(RTC)提供了一个具有当前时间、跑表和报警等功能的稳定的数字表。该 RTC 的时钟采用 ADSP-21535 外部的 32.768KHz 晶振，RTC 有专用的电源引脚，以使得当处理器其它部分处于低功耗状态时 RTC

32.768KHz 的输入时钟频率通过分频器成为 1Hz 信号。具有计数功能的定时器包括 4 个计数器：一个 6 位的秒计数器、一个 6 位的分计数器、一个 5 位的小时计数器和一个 8 位的日计数器。

报警功能启动后，当定时器的输出和报警控制寄存器

中给定值相等时，报警功能会产生一个中断。报警分为 2 类：第一类是时间报警；第二类是日期加时间报警。

跑表功能从一个已编程的值起以 1 分钟分辨率倒数计

数。当跑表功能启动且计数器下溢出时，便产生中断。

同其它外设一样，RTC 能在产生任何中断之前把

ADSP-21535 处理器从低功耗状态唤醒。

用外部元件连接 RTC 的引脚 XTALI 和 XTALO，如图

3 所示。

XTAL1

C1 C2

SUGGESTEDCOMPONENTS: ECLIPTEK EC38J (THROUGH-HOLE PACKAGE) EPSON MC405 12 pF LOAD (SURFACE MOUNT PACKAGE) C1 = 22 pF C2 = 22 pF

NOTE: C1 AND C2 ARE SPECIFIC TO CRYSTAL SPECIFIED FOR X1. CONTACT CRYSTAL MANUFACTURER FOR DETAILS. C1 AND C2 SPECIFICATIONS ASSUME BOARD TRACE CAPACITANCE OF 3 pF.

XTAL0

推荐元件：

ECLIPTEK EC38J（通孔封装） EPSON MC-405 12.5pF LOAD(表贴封装)

C1=22pF C2=22pF

注意：C1 与 C2 专用于推荐的晶振 X1

联系晶振制造商索取 C1 和 C2 的详细资料规格假定板上线路容值为 3pF

图 3. RTC 的外部元件

“看门狗”定时器

ADSP-21535 包含一个 32 位定时器，可用于执行软件

的“看门狗”功能。软件“看门狗”可以提高系统的可靠性，如果在软件复位前定时器溢出，软件“看门狗”通过产生一个硬件复位、不可屏蔽中断(NMI)或通用中断来强迫处理器进入一个已知状态。程序员初始化定时器计数值，使能相应的中断，然后启动定时器。随后，软件必须在计数器从给定值计数到 0 前重新装载计数器。这样防止系统停留在未知状态。在未知状态下，软件由于外部噪声或者软件错误等停止运行后，通常将定时器复位。

复位后，软件可以通过查询定时控制寄存器的一个状

态位来确定“看门狗”是否为硬件复位的来源，该位仅当

-7-

初步技术数据

ADSP-21535

“看门狗”产生复位时置 1。

定时器的时钟采用系统时钟(SCLK)，以最高频率

f 运行。

SCLK

定时器

ADSP-21535 有 4 个可编程定时器。3 个通用定时器都

连有外部引脚，可以用作脉冲宽度调制器（PWM）或定时器输出，也可以用作定时器的输入时钟或测量外部事件的脉冲宽度的输入。3 个通用定时器中的每一个都能够独立地编程用作 PWM、内部或外部时钟驱动的定时或者脉冲宽度计数器。

通用定时器单元可以与 UART 联合使用，进行串行通

道数据流的脉冲宽度的测量，提供自动的波特率检测功能。

通用定时器能够向处理器内核发出中断，为同步、处

理器时钟、或外部信号的计数值提供周期性事件。

除 3 个通用可编程定时器外，ADSP-21535 还提供了第 4 个定时器。这个额外的定时器由内部处理器时钟 (CCLK)驱动，一般用作系统标记时钟，用以产生操作系统的周期性中断。

串行口(SPORT)

ADSP-21535 提供 2 个完整的同步串行端口（SPORT0 和 SPORT1）来完成串行和多处理器的通信工作。SPORT 有以下特点：

1．双向操作：每个 SPORT 都有独立的发送和接收引脚。 2．缓冲的（8-deep）发送和接收端口：每个端口都有一

个数据寄存器，用以同其它 DSP 部件间进行双向数据

传输；多个移位寄存器用于数据寄存器内数据的移位。 3．时钟：每个发送或接收端口或者使用外部串行时钟，

或者使用自己产生的频率范围为 (

f /2) Hz 的时钟。

到(

SCLK

f /131070) Hz

SCLK

缓冲区之后，每个发送和接收端口都能产生一个中断。

9．多通道能力：每个 SPORT 支持 128 通道，并兼容

H.100、H.110、MVIP-90 和 HMVIP 标准。

串行外设接口(SPI)

ADSP-21535 有 2 个 SPI 兼容的端口，能够与多个

兼容的设备通信。

SPI 接口使用 3 个引脚传输数据：2 个数据引脚（主输出-从输入 MOSIx 和主输入-从输出 MISOx）和 1 个时钟引脚（串行时钟 SCKx）；2 个 SPI 片选输入引脚（可使其它 SPI 设备选择 DSP；14 个 SPI 片选输出引脚（SPIxSEL7-1）使 DSP 能够选择其它 SPI 设备。这些 SPI 引脚也可以被重新配置为可编程标志引脚。通过这些引脚， SPI 端口提供了全双工的同步串行接口，支持主从模式和多主环境。

每个 SPI 的波特率和时钟的相位/极性都是可编程的（见图 4），而且每个 SPI 都集成有一个 DMA 控制器，可配置为发送或接收数据流。SPI 的 DMA 控制器在任意给定时间，只能进行单向存取。

SPI

时钟率

SPIBAUD

SCLK

图 4. SPI 时钟率计算

在传输过程中，SPI 端口从 2 个串行数据引脚进行串行数据移入和移出，同时完成发送和接收工作。串行时钟引脚使 2 条串行数据引脚上的数据移位和采样同步。

在主模式下，DSP 采用如下的顺序来设置和初始化 SPI 传输：

1．使能和配置 SPI 端口（数据大小和传输格式）。 2．用 SPIxSELy 输出引脚（可重新配置为可编程标志引

脚），选择从目标 SPI。

2002 年 6 月

SPI

SPISSx

）

4．字长：每个 SPORT 都支持 3 到 16 位长度的串行数据

字，以最高有效位在前或最低有效位在前的格式传送。

5．帧：每个发送和接收端口在无论每个数据字有无帧同

步信号的情况下都能运行。帧同步信号能够从内部或者外部产生，可以高有效或低有效，要求 2 个脉冲宽度，可以前或后帧同步。

6．硬件压扩：每个 SPORT 都能根据 ITU 推荐的 G.711

标准完成 A 律和 µ 律压扩。对 SPORT 的发送和/或接收通道都能进行压扩，而且没有额外的延迟。

7．单时钟周期开销的 DMA 操作：每个 SPORT 都可以自

动发送和接收多个缓冲区的数据信息。DSP 能够链接或串接 SPORT 和存储器之间的多个 DMA 序列。串接后的 DMA，通过建立串接的描述子块，能够进行动态的分配和更新。

8．中断：完成数据传输或者通过 DMA 传输完整个数据

3．在 DSP 存储空间（仅在 DMA 模式下是可选择的）中，

定义一个或多个的 TCBs。 4．使能 SPI DMA 引擎并指定传输方向。 5．读写 SPI 端口接收或发送的缓冲数据（仅在非 DMA

模式下）。

SCKx引脚为同时移出 MOSIx 上的数据和移入 MISOx

上的数据产生编程时钟脉冲。仅在 DMA 模式下，SPI DMA 的字计数器从 1 变为 0 时，才停止传输。

在从模式下，DSP 采用如下的顺序来设置 SPI 端口接收主 SPI 设备发送来的数据：

1．使能和配置 SPI

（数据大小和传输格式）匹配。 2．在 DSP 存储空间内定义和产生一个接收 TCB，在数据

传输结束时（仅在 DMA 模式下是可选的）时产出中

-8-

的从端口，与主 SPI 设备的运行参数

初步技术数据

2002 年 6 月 ADSP-21535

断。

3．使能 SPI DMA 以接收数据（仅在 DMA 模式下是可选

的）。

4．当接收到

引脚）的 SPI 片选信号后，在适当的 SPI SCKx 边沿，开始接收来自主 SPI 设备的数据。

仅在 DMA 模式下，SPI DMA 的字计数器从 1 变为 0 时，才停止传输。此时若有下一个命令 TCB 在等待，DSP 将继续传输。

从模式的发送操作与此类似，但 DSP 指定的发送数据的数据缓冲区、产生和放弃对发送 TCB 的控制、及开始填充 SPI 端口的数据缓冲区都不相同。如果 SPI 控制器在数据发送时没有准备好，它将发送一个“0”字。

UART 端口

ADSP-21535 提供 2 个全双工的通用异步接收/发送 (UART)端口（UART0 和 UART1），与 PC 标准的 UART 完全兼容。UART 端口为其它外设或主机提供了一个简化的 UART 接口，支持全双工、有 DMA 能力的异步串行数据

传输。每个 UART 端口支持 5 至 8 个数据位、1 或 2 个停止位和无校验/奇校验/偶校验位的支持。UART 端口支持以下 2 种模式的操作：

1． PIO（编程 I/O）：处理器通过读/写 I/O 映射的

或 UARX 寄存器，发送或接收数据。在发送和接收时，

数据都是双缓冲的。 2． DMA（直接存储器访问）：DMA 控制器传输发送和接

收数据。这就减少了与存储器传输数据所需的中断的

数量和频率。每个 UART 都有 2 个专用的 DMA 通道，

一个用于发送，一个用于接收。这些 DMA 通道的优

先权低于大多数 DMA 通道，因为其使用率相对较低。

每个 UART 端口的波特率（见图 5）、串行数据格式、错误代码的产生和状态、及中断均可编程：

1．支持位速率每秒从（

位。

2．支持每帧7至12位的数据格式。 3．发送和接收操作都可被配置为能产生可屏蔽中断。

这里D=1 to 65536

同通用定时器联合使用可进行自动波特率检测。

UART0的功能被进一步扩展，能支持IrDA串行红外物理层连接规范（SIR）协议

输入引脚（可重新配置为可编程标志

SPISSx

f /1048576）到（

SCLK

UART

图 5. UART 时钟频率计算

时钟频率

UATX

f /16）

SCLK

可编程标志（PFX）

ADSP-21535 有 16 个双向的通用可编程 I/O 引脚（PF15-0）。这些引脚还有专用的功能，用于时钟倍频选择、 SROM 引导模式和 SPI 端口操作。详见第 8 页的串行外设接口（SPI）和第 11 页的时钟信号。每一个可编程引脚都能通过操作下面的的标志控制寄存器、标志状态寄存器和标志中断寄存器被独立控制：

1．标志方向控制寄存器—规定每个独立的PFx引脚的方

向，用作输入或输出。 2．标志控制和状态寄存器—ADSP-21535使用一种“写1

设置”和“写1清除”的机制控制每个标志的设置，而

不是常用的软件读-修改-写操作。这种机制能够在不

影响其它标志的情况下，一个处理器周期内完成对这

些标志进行任意组合地设置或清除。两个寄存器用于

此工作，一个用来设置标志，另一个用来清除标志。

通过软件读标志位状态寄存器，可以查看标志的状态。 3．标志中断屏蔽寄存器—2 个标志中断屏蔽寄存器允许

每个独立的 PFx 引脚为处理器提供中断。与用于设置

和清除标志的 2 个标志控制寄存器类似，一个标志屏

蔽寄存器通过设置相应的位来使能中断功能，另一个

标志屏蔽寄存器通过清除相应的位来禁止中断功能。

PFx 引脚定义为输入时，能够设置为产生硬件中断；

定义为输出时，能够设置为产生软件中断。 4．标志中断敏感寄存器—

规定每个 PFx 引脚是电平还是边沿敏感，如果是边沿

敏感，还规定是仅上升沿敏感，还是信号的上升沿和

下降沿都很敏感。一个寄存器选择敏感类型，另一个

寄存器选择边沿敏感的敏感边沿。

动态功率管理

ADSP-21535 提供 4 种运行模式，每种模式有不同的性能/功耗特性。动态功率管理用适当的外部电源调节能力来动态地改变处理器内核供电电压，进一步降低功耗。控制每一个 ADSP-21535 外设的时钟也能降低功耗。表 3 概要列出了每种模式下的功率设置。

全速运行模式—最高性能

在全速模式下，PLL 被使能，且不被旁路，因此提供最高运行频率。这是获得最高性能的正常执行状态。处理器内核和所有使能的外设都以全速运行。

活动运行模式—中等功率节省

在此模式下，PLL 被使能，但被旁路。输入时钟(CLKIN) 用于为处理器内核(CCLK)和外设(SCLK)产生时钟。由于 PLL 被旁路，CCLK 以 CLKIN 一半的频率运行，此时可节省大量的功率。此模式下，PLL 倍频率可以通过设置 PLL 控制寄存器(PLL_CTL)中的 SSEL 域改变。

在活动运行模式下，系统支持对适当配置的 L1 存储器进行 DMA 访问。

2 个标志中断敏感寄存器用于

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初步技术数据

ADSP-21535

休眠运行模式-高功率节省

休眠运行模式通过关闭处理器内核（CCLK）的时钟脉冲来降低功耗，然而PLL和系统时钟（SCLK）仍在运行。任何中断，一般通过外部事件或RTC活动，将唤醒处理器。此模式下任何中断到来时，处理器都会检查PLL控制寄存器(PLL_CTL)中旁路位（BYPASS）的值。如果旁路位被关闭，处理器将切换到全速运行模式。如果旁路位使能，处理器将切换到活动运行模式。休眠模式时，系统DMA不支持对L1存储器的访问。

深度休眠运行模式—最大功率节省

通过关闭处理器内核（CCLK）和所有同步系统（SCLK）的时钟，深度休眠运行模式将获得最大的功率节省。异步系统，如 RTC，仍将运行但将不能访问内部资源或外部存储器。这种掉电模式只能通过复位中断（或由 RTC 产生的异步中断退出。此模式下处理器会检查 BYPASS 引脚的值。如果旁路被关闭，处理器将切换到全速运行模式。如果旁路使能，处理器将切换到活动运行模式。此模式下 RTC 产生的异步中断有效时，处理器将切换到全速运行模式，而不管 BYPASS引脚的值。

DEEPSLEEP 引脚的输出在此模式下有效。

表 3. 运行模式功率设置模式全速使能否使能使能活动使能是使能使能休眠使能是或否禁用使能深度休眠禁用

PLL

RESET

有效时，

RESET

PLL 旁路内核时钟(CCLK) 系统时钟(SCLK)

模式转换

图 6 给出了可用的模式转换，这些模式转换或者通过本节描述的中断事件完成，或通过对 PLLCTL 寄存器赋值并执行 PLL 指令来完成。

此指令序列在中断禁用时将处理器切换到一种已知的空闲状态。注意在此状态下所有的 DMA 活动都被禁用。

功率节省

如表 4 所示，ADSP-21535 支持 5 种不同的电源范围。使用多个电源范围在与工业标准和惯例兼容的同时，可获得最大的灵活性。通过将 ADSP-21535 内部逻辑隔离为独立的电源，同 PLL、RTC、PCI 和其它 I/O 分离，处理器能够使用动态功率管理，而不影响 PLL、RTC 或其它 I/O 设

）

备。

处理器的功耗主要是处理器时钟和工作电压的平方的函数。例如，降低 25%的时钟频率就能降低 25%的功耗，而降低 25%的电压可以降低 40%以上的功耗。此外，这些功率节省是加性的，如果时钟频率和电源都降低，功耗将会更显著地降低。

禁用禁用

2002 年 6 月

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初步技术数据

2002 年 6 月 ADSP-21535

SLEEP

STOPCK=1 & PDWN=0

PDWN=1

WAK E UP & BYPASS=1

BYPASS=0 & PLL_OFF=0 & STOPCK=0 & PDWN=0

ACTIVE

MSEL= NEW & PLL _OF F=0 & BYPASS=1

RTC_WAKEUP

BYPASS=1 & STOPCK =0 & PDWN=0

HARDWARE RESET

RESET

图6. 模式转换

表4. 电源范围电源范围 VDD范围

所有内部逻辑（除PLL和RTC）模拟PLL内部逻辑

RTC内部逻辑和晶体I/O PCI I/O V

所有其它I/O

DDINT

DDPLL

DDRTC

DDPCIEXT

DDEXT

动态功率管理允许处理器的输入电压（V

钟频率（

f ）动态可控。

CLK

如上所述，功耗节省可用下面的模型：

DDINT

）和时

举一个当频率和电压都降低时动态功率管理如何显著节省功率的例子。如果频率从标称值降到50MHZ，同时电压从标称值降到1.2V，此时，处理器的功耗只有标称频率和电压下大约10%的功耗。

这里

功耗因子=

是标称内核时钟频率（300MHZ）

cclknom

是降低的内核时钟频率

cclkred

DDINTNOM

DDINTRED

VVff ×

DDINTNOMDDINTREDcclknomcclkred

是标称内部供给电压（1.5V）

是降低的内部供给电压

)/()/(

外设功率控制

ADSP-21535 通过动态管理每个外设的时钟输入提供额外功率控制能力。下面列出的每个外设的时钟都可以通过适当设置外设时钟使能寄存器 PLL_IOCK 的外设控制位进行使能或禁止。外设时钟使能寄存器允许独立控制下列每个外设：

1． PCI 2． EBIU 控制器

WA KEU P & BYPASS=0

PDWN=1

MSEL=N EW & PLL_OFF=0 & BYPASS=0

FULL-ON

STOPCK=1 & PDWN=0

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初步技术数据

ADSP-21535

3．可编程标志 4． MEMDMA 控制器 5． SPORT 0 6． SPORT 1 7． SPI 0 8． SPI 1 9． UART 0 10．UART 1 11．TIMER 0，TIMER 1，TIMER 2 12．USB CLK

时钟信号

ADSP-21535 使用来自外部晶振的正弦输入，或经过

缓冲整形的时钟。

如果使用缓冲整形的时钟，此外部时钟应连到 DSP 的 CLKIN 引脚。在正常运行时，CLKIN 输入不能停止、改变、或低于指定的频率。这个时钟信号应是 TTL 兼容信号。DSP 提供了用户编程的 1x 到 31x 的输入时钟倍频，即外部到内部（DSP 内核）的时钟比率。MSEL6-0、BYPASS 和 DF 引脚决定复位时 PLL 倍频因子。运行时，倍频因子可用软件控制。如图 7 所示的上拉和下拉电阻的组合设置了一个

6:1 的内核时钟比，即如果输入 25MHZ 的时钟将产生 150MHZ 的内核时钟。其它时钟倍频因子的设置，请参看 ADSP-21535 DSP Hardware Reference。

外设时钟通过 CLKOUT_SCLK0 引脚提供。

CLKIN CLKOUT

MSEL0 (PF0)

MSEL1 (PF1)

MSEL2 (PF2)

MSEL3 (PF3)

ADSP-21535

所有片上外设都以设定好的系统时钟（SCLK）速度运行。此系统时钟频率可通过SSEL编程。运行时，通过写PLL 控制寄存器（PLL_CTL）中的 SSEL域可以软件控制系统时钟频率。SSEL的编程值规定了内核时钟频率（CCLK）和系统时钟的分频比率。表5给出了系统时钟比率。

表5. 系统时钟比率

信号比率名称

分频频率比率示例

(MHz)

CCLK/

SSEL-0 SCLK CCLK SCLK

00 01 10 11

2:1

2.5:1 3:1 4:1

266 275 300 300

系统时钟最高频率是

f 。注意分频比率必须选

SCLK

择，使之能将系统时钟频率限制到最大值

SSEL1-0值通过采样可编程标志输入引脚（PF9-8）来决定。 SSEL的值可以通过写PLL控制寄存器（PLL_CTL）来动态

改变，请参看ADSP-21535 DSP Hardware Reference。

引导模式

复位后，ADSP-21535有三种机制自动载入内部L2存储器。第四种模式从外部存储器执行，绕过引导程序。

表6. 引导模式

BMODE2–0 000

001 010

011

100-111

说明

从外部16位存储器执行（旁路引导ROM）由8位Flash引导由SPI0串行ROM引导（8位地址范围）由SPI0串行ROM引导（16位地址范围）保留

上电复位或软件复位后，处理器采样复位配置寄存器的BMODE脚，执行以下引导模式：

2002 年 6 月

133 110 100 75

f 。复位后

SCLK

RESET SOURCE

MSEL4 (PF4)

MSEL5 (PF5)

MSEL6 (PF6)

DF (PF7)

BYPASS

RESET

图7. 时钟比率示例

THE PULL-UP/PULLDOWN RESISTORS ON THE MSEL, DF, AND BYPASS PINS SELECT THECORECLOCK RATIO.

HERE, THE SELECTION (6:1) AND 25MHz INPUT CLOCK PRODUCE A 150MHz CORE CLOCK.

1. 从外部16位存储器执行—从16位紧缩地址0x2000000开

始执行，此模式跳过引导ROM。

2. 从外部8位Flash引导—位于引导ROM存储空间的8位

Flash引导程序通过异步存储器Bank0设置。所有的设置

参数都适合最慢的设备。（3个周期的保持时间；15个周期的R/W访问时间；4个周期的建立时间。）

3. 从SPI串行EEPROM引导（8位寻址）—SPI0用PF10输出

引脚选择一个SPI EPROM设备，在地址0x00开始读数据，将之存入L2存储器的起始部分。必须使用一个8位寻址的SPI兼容EPROM。

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ANALOG DEVICES ADSP-21535 Service Manual

Specifications and Main Features

Frequently Asked Questions

User Manual