Datasheet AD9520-0 Datasheet (ANALOG DEVICES)

12路LVPECL/24路CMOS输出时钟

特性低相位噪声锁相环(PLL)

片内VCO调谐范围：2.53 GHz至2.95 GHz 支持最高2.4 GHz的外部3.3 V/5 V VCO/VCXO 1路差分或2路单端参考输入支持最高250 MHz的CMOS、LVDS或LVPECL参考参考输入接受16.67 MHz至33.3 MHz晶振可选参考时钟倍频器参考监控功能自动和手动参考切换/保持模式，支持可选的恢复式/非恢复式切换参考间无毛刺切换从保持模式自动恢复可选数字或模拟锁定检测可选零延迟工作

12路1.6 GHz LVPECL输出分为4组

每组3路输出，具有一个带相位延迟的1至32分频器加性输出抖动低至225 fs rms 分组输出的通道间偏斜：<16 ps 可以将每路LVPECL输出配置为2路CMOS输出(fOUT ≤ 250

MHz)

上电时所有输出自动同步可以根据需要手动同步多路输出

SPI和I²C兼容型串行控制端口 64引脚LFCSP封装

非易失性EEPROM存储配置设置

应用

低抖动、低相位噪声时钟分配 SONET、10Ge、10G FC和其它10 Gbps协议的时钟产生和转换前向纠错(G.710) 为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟高性能无线收发器自动测试设备(ATE)和高性能仪器仪表宽带基础设施

概述

AD9520-01提供多路输出时钟分配功能，具有亚皮秒级抖动

性能，并且片内集成锁相环(PLL)和电压控制振荡器(VCO)。

片内VCO的调谐频率范围为2.53 GHz至2.95 GHz。也可以使

用最高2.4 GHz的外部3.3 V/5 V VCO/VCXO。

发生器，集成2.8 GHz VCO

AD9520-0

功能框图

OPTIONAL

REFIN

CLK

REF1

REF2

SWITCHOVER

DIVIDER

AND MUXES

SPI/I2C CONTROL

PORT AND

DIGITAL LOGIC

AND MONITOR

DIV/

EEPROM

图1

AD9520串行接口支持SPI和I2C®端口。封装内EEPROM可

以通过串行接口进行编程，存储用于上电和芯片复位的用

户定义寄存器设置。

AD9520具有12路LVPECL输出，分为四组。任何一路1.6

GHz LVPECL输出都可以重新配置为两路250 MHz CMOS输

出。

每组输出具有一个分频器，其分频比(从1至32)和相位(粗

调延迟)均可以设置。

AD9520提供64引脚LFCSP封装，可以采用3.3 V单电源供电。

外部VCO的工作电压最高可达5.5 V。独立的输出驱动器电

源可以为2.375 V至3.465 V。

AD9520的额定工作温度范围为−40°C至+85°C标准工业温

度范围。

STATUS

MONITOR

VCO

PLL

ZERO

DELAY

LVPECL/ CMOS

AD9520

OUT0 OUT1 OUT2

OUT3 OUT4 OUT5

OUT6 OUT7 OUT8

OUT9 OUT10 OUT11

07213-001

AD9520在本数据手册中泛指AD9520系列的所有器件。但是，使用AD9520-0时，它仅指AD9520系列的该特定器件。

Rev. 0

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s are the property of their respective owners.

AD9520-0

特性....................................................................................................1

应用....................................................................................................1

概述....................................................................................................1

功能框图...........................................................................................1

修订历史...........................................................................................3

技术规格...........................................................................................4

电源要求......................................................................................4

PLL特性 .......................................................................................4

时钟输入......................................................................................7

时钟输出......................................................................................7

时序特性......................................................................................8

时序图.....................................................................................9

时钟输出加性相位噪声(仅分配；

未使用VCO分频器) ...............................................................10

时钟输出绝对相位噪声(使用内部VCO)........................... 11

时钟输出绝对时间抖动(使用内部VCO

的时钟产生).............................................................................11

时钟输出绝对时间抖动(使用内部

VCO的时钟净化).................................................................... 11

时钟输出绝对时间抖动(使用外部

VCXO的时钟产生)................................................................. 12

时钟输出加性时间抖动(未使用

VCO分频器) ............................................................................12

时钟输出加性时间抖动(使用VCO分频器) ......................13

串行控制端口—SPI模式 ....................................................... 13

串行控制端口—I

PD, SYNC和RESET引脚........................................................ 15

串行端口设置引脚：SP1、SP0 ........................................... 15

LD、STATUS和REFMON引脚 ...........................................15

功耗 ........................................................................................... 16

绝对最大额定值........................................................................... 17

热阻 ........................................................................................... 17

ESD警告.................................................................................... 17

引脚配置和功能描述 .................................................................. 18

典型工作特性 ...............................................................................21

术语................................................................................................. 26

详细框图........................................................................................ 27

工作原理........................................................................................ 28

C模式 ....................................................... 14

工作配置.........................................................................................28

模式0：内部VCO和时钟分配..............................................28

模式1：时钟分配或外部VCO <1600 MHz ........................30

模式2：高频时钟分配—CLK或外部

VCO > 1600 MHz .....................................................................32

锁相环(PLL) .............................................................................34

PLL配置 .....................................................................................34

鉴频鉴相器(PFD) ...................................................................34

电荷泵(CP) ...............................................................................35

片内VCO ...................................................................................35

PLL外部环路滤波器 ...............................................................35

PLL参考输入.............................................................................35

参考切换....................................................................................36

参考分频器R.............................................................................36

VCO/VCXO反馈分频器N：P、A、B、R.........................36

数字锁定检测(DLD) ..............................................................38

模拟锁定检测(ALD) ..............................................................38

电流源数字锁定检测(CSDLD) ............................................38

外部VCXO/VCO时钟输入(CLK/CLK) ..............................39

保持 ............................................................................................39

外部/手动保持模式.................................................................39

自动/内部保持模式.................................................................39

频率状态监控器.......................................................................41

VCO校准 ...................................................................................42

零延迟操作.....................................................................................43

内部零延迟模式.......................................................................43

外部零延迟模式.......................................................................43

时钟分配.........................................................................................44

工作模式....................................................................................44

CLK或VCO直接至LVPECL输出..........................................44

时钟分频....................................................................................45

VCO分频器...............................................................................45

通道分频器 ...............................................................................45

同步输出—SYNC功能............................................................47

LVPECL输出驱动器................................................................49

CMOS输出驱动器 ...................................................................49

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AD9520-0

复位模式....................................................................................... 49

上电复位.................................................................................. 49

通过RESET引脚进行硬件复位........................................... 49

通过串行端口进行软复位................................................... 50

通过串行端口软复位到EEPROM中

的设置(EEPROM引脚= 0时)............................................... 50

关断模式....................................................................................... 50

通过PD关断芯片 ...................................................................50

PLL关断 ................................................................................... 50

分配关断.................................................................................. 50

各时钟输出独立关断............................................................ 50

各时钟通道独立关断............................................................ 50

串行控制端口 ..............................................................................51

C端口选择 .......................................................................51

SPI/I

C串行端口操作...................................................................... 51

C总线特性 ............................................................................ 51

数据传输过程......................................................................... 52

数据传输格式......................................................................... 53

C串行端口时序 ................................................................... 53

SPI串行端口操作...................................................................... 54

引脚描述.................................................................................. 54

SPI工作模式............................................................................ 54

通信周期—指令加数据........................................................ 54

写操作 ...................................................................................... 54

读操作 ...................................................................................... 54

修订历史

2008年9月—修订版0：初始版

SPI指令字(16位) .................................................................. 55

SPI MSB/LSB优先传输........................................................ 55

EEPROM操作 ............................................................................ 58

写入EEPROM ....................................................................... 58

读取EEPROM ....................................................................... 58

EEPROM缓冲段编程.......................................................... 59

寄存器段定义组................................................................... 59

IO_UPDATE(操作代码0x80) ............................................ 59

End-of-Data(操作代码0xFF).............................................. 59

Pseudo-End-of-Data(操作代码0xFE) ............................... 59

热性能 ......................................................................................... 61

寄存器映射................................................................................. 62

寄存器映射描述........................................................................ 67

应用信息..................................................................................... 82

使用AD9520进行频率规划 ............................................... 82

在ADC时钟应用中使用AD9520输出.............................. 82

LVPECL时钟分配 ................................................................ 82

CMOS时钟分配.................................................................... 83

外形尺寸..................................................................................... 84

订购指南................................................................................ 84

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AD9520-0

技术规格

除非另有说明，典型值的测量条件为：VS = VS_DRV = 3.3 V ± 5%；VS ≤ VCP ≤ 5.25 V；TA = 25°C；RSET = 4.12 kΩ；

CPRSET = 5.1 kΩ。最小值和最大值的测量条件为整个VS和TA(−40°C至+85°C)范围内。

电源要求

表1

最小值典型值最大值单位单位测试条件/注释

VS 3.135 3.3 3.465 V 3.3 V ± 5% VS_DRV 2.375 VS V 标称值为2.5 V至3.3 V ± 5% VCP VS 5.25 V 标称值为3.3 V至5.0 V ± 5% RSET引脚电阻 4.12 kΩ 设置内部偏置电流；接地 CPRSET引脚电阻 5.1 kΩ

BYPASS引脚电容 220 nF 内部LDO调节器的旁路电容；LDO稳定工作所必需的；接地

PLL特性

表2

最小值典型值最大值参数

VCO(片内)

频率范围 VCO增益(K 调谐电压(V

VCO

)

推频(开环) 1 kHz偏移时的相位噪声 100 kHz偏移时的相位噪声 1 MHz偏移时的相位噪声

参考输入

差模(REFIN、REFIN)

输入频率 0 250 MHz

输入灵敏度 280 mV p-p

REFIN自偏置电压 1.34 1.60 1.75 V REFIN的自偏置电压 REFIN自偏置电压 REFIN输入电阻 4.0 4.8 5.9 kΩ 自偏置 REFIN输入电阻

双路单端模式(REF1、REF2) 两路单端CMOS兼容型输入

输入频率(交流耦合，直流偏移关闭)

2530 2950 MHz 见图13 52 MHz/V 见图8

1 MHz/V

−51 dBc/Hz f = 2550 MHz

−108 dBc/Hz f = 2550 MHz

−127 dBc/Hz f = 2550 MHz

1.30 1.50 1.60 V

10 250 MHz 压摆率必须大于50 V/μs

设置内部电荷泵电流范围，标称值4.8 mA (CP_lsb = 600 μA)；实际电流计算如下：CP_lsb = 3.06/CPRSET；接地

测试条件/注释

VCP −

V 使用内部VCO时，VCP ≤ VS

0.5

差分模式(让未驱动的输入交流接地，可以支持单端输入)

低于约1 MHz的频率应直流耦合；注意匹配

(自偏置电压)

REFIN的自偏置电压

4.4 5.3 6.4 kΩ 自偏置

输入频率(交流耦合，直流偏移开启)

250 MHz

压摆率必须大于50 V/μs，并且必须满足输入幅度灵敏度要求；见输入灵敏度

输入频率(直流耦合) 0 250 MHz 压摆率大于50 V/μs；CMOS电平输入灵敏度(交流耦合，直流偏移关闭)

输入灵敏度(交流耦合，直流偏移开启)

0.55 3.28 V p-p V

1.5 2.78 V p-p V

不应超过V

输入逻辑高电平，直流偏移关闭 2.0 V 输入逻辑低电平，直流偏移关闭 0.8 V 输入电流 −100 +100 µA 输入电容 2 pF

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各引脚，REFIN (REF1)/REFIN (REF2)

AD9520-0

参数

晶体振荡器

晶振频率范围 16.67 33.33 MHz

最大晶体动态电阻 30 Ω

鉴频鉴相器(PFD)

PFD输入频率 100 MHz 防反冲脉冲宽度 = 1.3 ns、2.9 ns 45 MHz 防反冲脉冲宽度 = 6.0 ns

参考输入时钟倍频器频率 0.004 50 MHz 防反冲脉冲宽度 = 1.3 ns、2.9 ns 防反冲脉冲宽度 1.3 ns 0x017[1:0] = 01b

2.9 ns 0x017[1:0] = 00b; 0x017[1:0] = 11b

6.0 ns 0x017[1:0] = 10b

电荷泵(CP)

ICP吸/源电流可编程

高值 4.8 mA

最小值典型值最大值单位测试条件/注释

CPRSET = 5.1 kΩ时；更改CPRSET可以获得更高的I

低值 0.60 mA

CPRSET = 5.1 kΩ时；更改CPRSET可以获得更低的I

绝对精度 2.5 % 电荷泵电压设置为VCP/2

CPRSET范围 2.7 10 kΩ ICP高阻抗模式漏电流 1 nA 吸电流与源电流匹配 1 %

0.5 V < VCP< VCP − 0.5 V；VCP为CP（电荷泵）引脚上的电压；VCP为VCP电源引脚上的电压

CP与VCP

ICP与温度 2 %

1.5 %

0.5 V < V V

= VCP/2 V

< VCP − 0.5 V

预分频器（N分频器的一部分）

预分频器输入频率

P = 1 FD 300 MHz

P = 2 FD 600 MHz

P = 3 FD 900 MHz

P = 2 DM (2/3) 600 MHz

P = 4 DM (4/5) 1000 MHz

P = 8 DM (8/9) 2400 MHz

P = 16 DM (16/17) 3000 MHz

P = 32 DM (32/33) 3000 MHz 预分频器输出频率 300 MHz

PLL N分频器延迟

A、B计数器输入频率（预分频器输入频率除以P）

寄存器0x019[2:0]；见表53 000 O 001 410 ps 010 530 ps 011 650 ps 100 770 ps 101 890 ps 110 1010 ps 111 1130 ps

PLL R分频器延迟

寄存器0x019[5:3]；见表53 000 O 001 370 ps 010 490 ps 011 610 ps 100 730 ps 101 850 ps 110 970 ps 111 1090 ps

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AD9520-0

参数

零延迟模式下的相位偏移

内部零延迟模式下的相位偏移 (REF至LVPECL时钟输出引脚) 内部零延迟模式下的相位偏移 (REF至LVPECL时钟输出引脚) 外部零延迟模式下的相位偏移 (REF至CLK输入引脚) 外部零延迟模式下的相位偏移 (REF至CLK输入引脚)

噪声特性

电荷泵/鉴频鉴相器的带内相位噪声 (带内指在PLL的LBW内)

@ 500 kHz PFD频率 −165 dBc/Hz @ 1 MHz PFD频率 −162 dBc/Hz @ 10 MHz PFD频率 −152 dBc/Hz @ 50 MHz PFD频率 −144 dBc/Hz

PLL品质因数(FOM) −222 dBc/Hz

PLL数字锁定检测窗口

锁定阈值(边沿重合)

低范围(ABP 1.3 ns、2.9 ns) 3.5 ns 0x017[1:0] = 00b, 01b,11b; 0x018[4] = 1b 高范围(ABP 1.3 ns、2.9 ns) 7.5 ns 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 0b 高范围(ABP 6.0 ns) 3.5 ns 0x017[1:0] = 10b; 0x018[4] = 0b

解锁阈值(迟滞)

低范围(ABP 1.3 ns、2.9 ns) 7 ns 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 1b 高范围(ABP 1.3 ns、2.9 ns) 15 ns 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 0b 高范围(ABP 6.0 ns) 11 ns 0x017[1:0] = 10b; 0x018[4] = 0b

REFIN和REFIN自偏置点略微偏移，以免在开路输入条件下发生震颤。

为使数字锁定检测可靠地工作，PFD频率的周期必须大于锁定后解锁的时间。

最小值典型值最大值单位测试条件/注释

REF指REFIN (REF1)/REFIN (REF2)

560 1060 1310 ps 旁路N延迟和R延迟时

−320 +50 +240 ps N延迟设置为110且旁路R延迟时

140 630 870 ps 旁路N延迟和R延迟时

−460 −20 +200 ps N延迟设置为011且旁路R延迟时

PLL带内相位噪底的估算方法如下：

测量VCO输出端的带内相位噪声，然后减去20 log(N)(其中N为N分频器的值)

参考压摆率大于0.5 V/ns；FOM + 10 log(fPFD)为PLL 环路带宽内PFD/CP带内相位噪声(平坦区域中)的近似值；闭环工作时，VCO输出端测得的相位噪声提高20 log(N)；PLL品质因数随着压摆率降低而降低；见图12

通过适当的寄存器设置选择时，信号可在LD、STATUS

和REFMON引脚上提供；锁定检测窗口设置可通过更

改CPRSET电阻而改变由0x017[1:0]和0x018[4]选择

(这是从解锁到锁定的阈值)

由0x017[1:0]和0x018[4]选择 (这是从锁定到解锁的阈值)

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时钟输入

表3

参数

时钟输入(CLK、CLK)

输入频率 0

最小值典型值最大值

测试条件/注释

差分输入

2.4 GHz 高频分配(VCO分频器)

1.6 GHz

仅分配(旁路VCO分频器)；这是通道分频器支持的频率范围

AD9520-0

差分输入灵敏度 150 mV p-p

差分输入电平 2 V p-p

输入共模电压V 输入共模范围V

CMR

1.3 1.57 1.8 V 自偏置；支持交流耦合

1.3 1.8 V

单端输入灵敏度 150 mV p-p

在2.4 GHz下测得；压摆率大于1 V/ns时可改善抖动性能

较大的电压摆幅可启动保护二极管，降低抖动性能

施加200 mV p-p信号；直流耦合

CLK交流耦合；CLK交流旁路至RF地输入电阻 3.9 4.7 5.7 kΩ 自偏置输入电容 2 pF

低于约1 MHz时，输入应直流耦合。应注意匹配VCM。

时钟输出

表4

参数

最小值典型值最大值单位单位

LVPECL时钟输出终端 = 50 Ω接VS_DRV − 2 V

OUT0, OUT1, OUT2, OUT3, OUT4,

OUT5, OUT6, OUT7, OUT8, OUT9, OUT10, OUT11

最大输出频率 2400 MHz

测试条件/注释

差分(OUT、OUT)

使用直接至输出；见图21(可以提供更高的频率，但幅度无法满足V 输出频率受限于VCO最大频率或CLK输入频率，取决于AD9520的配置

要求)；最大

输出高电压V

输出低电压V

输出差分电压V

VS_DRV −

1.07 VS_DRV −

1.95

660 820 950 mV

VS_DRV −

0.96 VS_DRV −

1.79

VS_DRV −

0.84 VS_DRV −

1.64

CMOS时钟输出

OUT0A, OUT0B, OUT1A, OUT1B,

单端；终端 = 10 pF

OUT2A, OUT2B, OUT3A, OUT3B, OUT4A, OUT4B, OUT5A, OUT5B, OUT6A, OUT6B, OUT7A, OUT7B, OUT8A, OUT8B, OUT9A, OUT9B, OUT10A, OUT10B, OUT11A, OUT11B

输出频率 250 MHz 见图22 输出高电压V 输出低电压V 输出高电压V 输出低电压V 输出高电压V 输出低电压V

VS − 0.1 V @ 1 mA load, VS_DRV = 3.3 V/2.5 V

0.1 V @ 1 mA load, VS_DRV = 3.3 V/2.5 V

2.7 V @ 10 mA load, VS_DRV = 3.3 V

0.5 V @ 10 mA load, VS_DRV = 3.3 V

1.8 V @ 10 mA load, VS_DRV = 2.5 V

0.6 V @ 10 mA load, VS_DRV = 2.5 V

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AD9520-0

时序特性

表5

参数最小值典型值最大值单位测试条件/注释

LVPECL输出上升/下降时间终端 = 50 Ω接VS_DRV − 2 V

输出上升时间tRP 130 170 ps

20%至80%，差分测量（上升/下降时间独立于

VS，在VS_DRV = 3.3 V和2.5 V下有效）

输出下降时间tFP 130 170 ps

80%至20%，差分测量（上升/下降时间独立于

VS，在VS_DRV = 3.3 V和2.5 V下有效）

传播延迟t

针对所有分频值

，CLK至LVPECL输出

PECL

850 1050 1280 ps 高频时钟分配配置

800 970 1180 ps 时钟分配配置

随温度的变化

输出偏斜，LVPECL输出

1.0 ps/°C 终端 = 50 Ω接VS_DRV − 2 V

共享同一分频器的LVPECL输出 5 16 ps VS_DRV = 3.3 V 5 20 ps VS_DRV = 2.5 V 不同分频器上的LVPECL输出 5 45 ps VS_DRV = 3.3 V 5 60 ps VS_DRV = 2.5 V 跨多个器件的所有LVPECL输出 190 ps VS_DRV = 3.3 V和2.5 V

CMOS输出上升/下降时间终端 = 开路

输出上升时间t 输出下降时间t 输出上升时间t 输出下降时间t

传播延迟t

CMOS

针对所有分频值

，CLK至CMOS输出

750 960 ps 20% 至 80%; C 715 890 ps 80% 至 20%; C 965 1280 ps 20% 至 80%; C 890 1100 ps 80% 至 20%; C 时钟分配配置

2.1 2.75 3.55 ns VS_DRV = 3.3 V

= 10 pF; VS_DRV = 3.3 V

LOAD

= 10 pF; VS_DRV = 3.3 V

LOAD

= 10 pF; VS_DRV = 2.5 V

LOAD

= 10 pF; VS_DRV = 2.5 V

LOAD

3.35 ns VS_DRV = 2.5 V

随温度的变化

输出偏斜，CMOS输出

共享同一分频器的CMOS输出

2 ps/°C VS_DRV = 3.3 V和2.5 V

7 85 ps VS_DRV = 3.3 V

10 105 ps VS_DRV = 2.5 V 不同分频器上的所有CMOS输出 10 240 ps VS_DRV = 3.3 V 10 285 ps VS_DRV = 2.5 V 跨多个器件的所有CMOS输出 600 ps VS_DRV = 3.3 V 620 ps VS_DRV = 2.5 V

输出偏斜，LVPECL至CMOS输出

所有设置相同；逻辑类型不同

共享同一分频器的输出 1.18 1.76 2.48 ns 同一器件上的LVPECL至CMOS 不同分频器上的输出 1.20 1.78 2.50 ns 同一器件上的LVPECL至CMOS

输出偏斜是指在相同的电压、温度条件下，任何两条相似的延迟路径之间的差异。

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时序图

CLK

AD9520-0

CLK

SINGLE-ENDED

80%

20%

CMOS

10pF LOAD

07213-063

CMOS

PECL

07213-060

图2. CLK/CLK至时钟输出时序，分频比 = 1

图4. CMOS时序，单端，10 pF负载

DIFFERENTIAL

80%

20%

LVPECL

07213-061

图3. LVPECL时序，差分

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AD9520-0

时钟输出加性相位噪声(仅分配；未使用VCO分频器)

表6 .

参数

CLK至LVPECL加性相位噪声

CLK = 1 GHz，输出 = 1 GHz 分频比 = 1 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 100 MHz偏移 CLK = 1 GHz，输出 = 200 MHz 分频比 = 5 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 >10 MHz偏移 CLK至CMOS加性相位噪声

CLK = 1 GHz，输出 = 250 MHz 分频比 = 4 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 >10 MHz偏移 CLK = 1 GHz，输出 = 50 MHz 分频比 = 20 @ 10 Hz偏移 @ 100 Hz偏移 @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 >10 MHz偏移

最小值典型值

−107 dBc/Hz

−117 dBc/Hz

−127 dBc/Hz

−135 dBc/Hz

−142 dBc/Hz

−145 dBc/Hz

−147 dBc/Hz

−150 dBc/Hz

−122 dBc/Hz

−132 dBc/Hz

−143 dBc/Hz

−150 dBc/Hz

−156 dBc/Hz

−157 dBc/Hz

−107 dBc/Hz

−119 dBc/Hz

−125 dBc/Hz

−134 dBc/Hz

−144 dBc/Hz

−148 dBc/Hz

−154 dBc/Hz

−126 dBc/Hz

−133 dBc/Hz

−140 dBc/Hz

−148 dBc/Hz

−157 dBc/Hz

−160 dBc/Hz

−163 dBc/Hz

最大值单位测试条件/注释

仅分配部分；不包括PLL和VCO

输入压摆率 > 1 V/ns

仅分配部分；不包括PLL和VCO

输入压摆率 > 1 V/ns

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时钟输出绝对相位噪声(使用内部VCO)

表7

参数最小值典型值最大值单位测试条件/注释

LVPECL绝对相位噪声

VCO = 2.95 GHz；输出 = 2.95 GHz @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 40 MHz偏移 VCO = 2.75 GHz；输出 = 2.75 GHz @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 40 MHz偏移 VCO = 2.55 GHz；输出 = 2.55 GHz @ 1 kHz偏移 @ 10 kHz偏移 @ 100 kHz偏移 @ 1 MHz偏移 @ 10 MHz偏移 @ 40 MHz偏移

−46 dBc/Hz

−78 dBc/Hz

−104 dBc/Hz

−123 dBc/Hz

−139 dBc/Hz

−145 dBc/Hz

−49 dBc/Hz

−80 dBc/Hz

−106 dBc/Hz

−125 dBc/Hz

−140 dBc/Hz

−146 dBc/Hz

−51 dBc/Hz

−82 dBc/Hz

−108 dBc/Hz

−127 dBc/Hz

−140 dBc/Hz

−146 dBc/Hz

内部VCO；直接至LVPECL输出，环路带宽小于1 kHz

AD9520-0

时钟输出绝对时间抖动(使用内部VCO的时钟产生)

表8

参数

LVPECL输出绝对时间抖动

VCO = 2.949 GHz; LVPECL = 245.76 MHz; PLL LBW = 63 kHz 176 fs rms 351 fs rms VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 63 kHz 158 fs rms 324 fs rms VCO = 2.703 GHz; LVPECL = 61.44 MHz; PLL LBW = 63 kHz 177 fs rms 330 fs rms

最小值典型值最大值

时钟输出绝对时间抖动(使用内部VCO的时钟净化)

表9

参数

LVPECL输出绝对时间抖动

VCO = 2.799 GHz; LVPECL = 155.52 MHz; PLL LBW = 1.8 kHz 652 fs rms VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 2.1 kHz 607 fs rms

最小值典型值最大值

单位测试条件/注释

应用示例基于典型设置，参考源干净，因此使用较宽的PLL环路带宽；参考 = 15.36 MHz；R DIV = 1

积分带宽 = 200 kHz至10 MHz 积分带宽 = 12 kHz至20 MHz 积分带宽 = 200 kHz至10 MHz 积分带宽 = 12 kHz至20 MHz 积分带宽 = 200 kHz至10 MHz 积分带宽 = 12 kHz至20 MHz

单位测试条件/注释

应用示例基于典型设置，参考源抖动，因此使用较窄的PLL环路带宽；参考 = 19.44 MHz；R DIV = 162

积分带宽 = 12 kHz至20 MHz 积分带宽 = 12 kHz至20 MHz

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AD9520-0

时钟输出绝对时间抖动（使用外部VCXO的时钟产生）

表 10.

参数

LVPECL输出绝对时间抖动

LVPECL = 245.76 MHz; PLL LBW = 125 Hz 54 fs rms 77 fs rms 109 fs rms LVPECL = 122.88 MHz; PLL LBW = 125 Hz 79 fs rms 114 fs rms 163 fs rms LVPECL = 61.44 MHz; PLL LBW = 125 Hz 124 fs rms 176 fs rms 259 fs rms

时钟输出加性时间抖动（未使用VCO分频器）

表11 .

参数最小值典型值最大值单位测试条件/注释

LVPECL输出加性时间抖动

CLK = 622.08 MHz

任意LVPECL输出 = 622.08 MHz 分频比 = 1

CLK = 622.08 MHz

任意LVPECL输出 = 155.52 MHz 分频比 = 4

CLK = 1000 MHz

任意LVPECL输出 = 100 MHz 分频比 = 10

CLK = 500 MHz

任意LVPECL输出 = 100 MHz 分频比 = 5

CMOS输出加性时间抖动

CLK = 200 MHz

任意CMOS输出对 = 100 MHz 分频比 = 2

最小值典型值最大值

46 fs rms

64 fs rms

223 fs rms

209 fs rms

325 fs rms

单位测试条件/注释

应用示例基于使用外部245.76 MHz VCXO (Toyocom TCO-2112)的典型设置；

参考 = 15.36 MHz；R DIV = 1 积分带宽 = 200 kHz至5 MHz 积分带宽 = 200 kHz至10 MHz 积分带宽 = 12 kHz至20 MHz 积分带宽 = 200 kHz至5 MHz 积分带宽 = 200 kHz至10 MHz 积分带宽 = 12 kHz至20 MHz 积分带宽 = 200 kHz至5 MHz 积分带宽 = 200 kHz至10 MHz 积分带宽 = 12 kHz至20 MHz

仅分配部分；不包括PLL和VCO；在时钟信号的上升沿测量

积分带宽 = 12 kHz至20 MHz

根据ADC的信噪比方法计算宽带抖动

仅分配部分；不包括PLL和VCO

根据ADC的信噪比方法计算宽带抖动

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时钟输出加性时间抖动(使用VCO分频器)

表12

参数

最小值典型值最大值

LVPECL输出加性时间抖动

CLK = 1.0 GHz；VCO DIV = 5；LVPECL = 100 MHz；

230 fs rms

通道分频比 = 2；占空比校正 = 关 CLK = 500 MHz；VCO DIV = 5；LVPECL = 100 MHz；

215 fs rms

旁路通道分频器；占空比校正 = 开

CMOS输出加性时间抖动

CLK = 200 MHz；VCO DIV = 2；CMOS = 100 MHz；

326 fs rms 旁路通道分频器；占空比校正 = 关 CLK = 1600 MHz；VCO DIV = 2；CMOS = 100 MHz；

362 fs rms 通道分频比 = 8；占空比校正 = 关

串行控制端口—SPI模式

表13

参数

CS (输入)

最小值典型值最大值

输入逻辑1电压 2.0 V 输入逻辑0电压 0.8 V 输入逻辑1电流 3 µA 输入逻辑0电流 −110 µA

单位测试条件/注释

AD9520-0

单位测试条件/注释

仅分配部分；不包括PLL和VCO；使用时钟信号的上升沿根据ADC的信噪比方法计算(宽带抖动)

根据ADC的信噪比方法计算(宽带抖动)

仅分配部分；不包括PLL和VCO；使用时钟信号的上升沿根据ADC的信噪比方法计算(宽带抖动)

根据ADC的信噪比方法计算(宽带抖动)

CS 内置一个30 kΩ上拉电阻

负值表示内部上拉电阻导致电流流出AD9520

输入电容 2 pF

SCLK(输入)，SPI模式

输入逻辑1电压 2.0 V 输入逻辑0电压 0.8 V 输入逻辑1电流 110 µA 输入逻辑0电流 1 µA 输入电容 2 pF

SDIO(输入处于双向模式)

输入逻辑1电压 2.0 V 输入逻辑0电压 0.8 V 输入逻辑1电流 1 µA 输入逻辑0电流 1 µA 输入电容 2 pF

SDIO、SDO(输出)

输出逻辑1电压 2.7 V 输出逻辑0电压 0.4 V

时序

时钟速率(SCLK, 1/t 高电平脉冲宽度，t 低电平脉冲宽度，t

SCLK

)

HIGH

LOW

25 MHz 16 ns

16 ns SDIO至SCLK建立时间，tDS 4 ns SCLK至SDIO保持时间，t

0 ns SCLK至有效SDIO和SDO时间，tDV 11 ns CS 至SCLK建立和保持时间，tS、t CS 最短脉冲宽度(高电平)，t

PWH

2 ns 3 ns

SPI模式下SCLK内置一个30 kΩ下拉电阻，

C模式下无内置电阻

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AD9520-0

串行控制端口—I2C模式

表14

参数最小值典型值最大值单位测试条件/注释

SDA、SCL(输入数据时)

输入逻辑1电压 0.7 × VS V 输入逻辑0电压 0.3 × VS V 输入电流(输入电压介于0.1 × VS和0.9 × VS之间)

施密特触发器输入的迟滞 0.015 × VS V 输入滤波器必须抑制的尖峰的脉冲宽度，t

SPIKE

SDA(输出数据时)

输出逻辑0电压(3 mA吸电流) 0.4 V 从VIH

MIN

到VIL

的输出下降时间

MAX

(总线电容从10 pF到400 pF)

时序

时钟速率(SCL，f 停止条件与起始条件之间的总线空闲时间，t 重复起始条件的建立时间，t

)

I2C

IDLE

SET;STR

(重复)起始条件保持时间(此周期结束后产生第一个时钟脉冲)，t

停止条件建立时间，t

SET;STP

SCL时钟的低电平周期，t SCL时钟的高电平周期，t SCL、SDA上升时间，t SCL、SDA下降时间，t

数据建立时间，t

数据保持时间，t

RISE

FALL

SET;DAT

HLD;DAT

HLD;STR

1.3 µs

LOW

0.6 µs

HIGH

−10 +10 µA

50 ns

20 + 0.1 C

250 ns Cb = 一条总线的电容(单位pF)

400 kHz

1.3 µs

0.6 µs

20 + 0.1 Cb 300 ns 20 + 0.1 Cb 300 ns 120 ns

140 880 ns

注意所有I2C时序值均参考 VIH

(0.3 × VS)和VIL

MIN

电平(0.7 × VS)

这与100 ns最小值的原始I²C 规范略有不同

这与0 ns最小值的原始I²C规范略有不同

MAX

各条总线的容性负载，C

根据原始I2C规范，I2C主机还必须提供最短300 ns的保持时间，以便SDA信号桥接SCL下降沿的未定义区域。

400 pF

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AD9520-0

PD, SYNC和RESET引脚

表15

参数最小值典型值最大值单位测试条件/注释

输入特性这些引脚各有一个30 kΩ内部上拉电阻

逻辑1电压 2.0 V 逻辑0电压 0.8 V 逻辑1电流 1 µA 逻辑0电流 −110 µA

电容 2 pF

复位时序

低电平脉冲宽度 50 ns

RESET 无活动到启动寄存器编程

SYNC 时序

低电平脉冲宽度 1.3 ns 高速时钟为CLK输入信号

串行端口设置引脚：SP1、SP0

100 ns

表16

参数最小值典型值最大值单位测试条件/注释

SP1, SP0 这些引脚无内部上拉/下拉电阻

逻辑电平0 0.25 × VS V VS为VS引脚上的电压逻辑电平½ 0.4 × VS 0.65 × VS V

逻辑电平1 0.8 × VS V

用户可以使这些引脚悬空以获得逻辑电平½；如果此引脚悬空，用户应将一个电容接地

负值表示内部上拉电阻导致电流流出AD9520

LD、STATUS和REFMON引脚

表17

参数最小值典型值最大值单位测试条件/注释

输出特性

输出高电压V 输出低电压V

最大反转率 100 MHz

模拟锁定检测

电容 3 pF

REF1、REF2和VCO频率状态监控器

正常范围 1.02 MHz

扩展范围 8 kHz

LD引脚比较器

跳变点 1.6 V 迟滞 260 mV

2.7 V

0.4 V

用作数字输出(CMOS)时；在其它一些模式下，这些引脚不是CMOS数字输出；见表53 0x017、0x01A和0x01B

适用于多路复用器设置为任意分频器或计数器输出，或者设置为PFD升/降脉冲时；也适用于模拟锁定检测模式；通常仅在调试模式下使用；注意：当任一引脚反转时，杂散可能耦合到输出

片内电容；用于计算模拟锁定检测回读的RC时间常数；使用一个上拉电阻

高于此频率时，监控器指示参考存在

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AD9520-0

功耗

表18

参数最小值典型值最大值单位测试条件/注释

芯片功耗

不包括外部电阻的功耗；所有LVPECL输出端接50 Ω至V 所有CMOS输出具有10 pF容性负载；VS_DRV = 3.3 V

上电默认 1.32 1.5 W 无时钟；无编程；默认寄存器值

PLL锁定；一路LVPECL输出使能 0.55 0.64 W

PLL锁定；一路CMOS输出使能 0.52 W

仅分配模式；VCO分频器开启；

0.39 W

一路LVPECL输出使能仅分配模式；VCO分频器关闭；

0.36 W

一路LVPECL输出使能全面运作时的最大功耗 1.5 1.7 W

= 25 MHz；f

REF

一路LVPECL输出和输出分频器使能；零延迟关闭；I

= 25 MHz；f

REF

一路CMOS输出和输出分频器使能；零延迟关闭；I

= 2.4 GHz；f

CLK

和输出分频器使能；零延迟关闭

= 2.4 GHz；f

CLK

和输出分频器使能；零延迟关闭

= 250 MHz；VCO = 2.75 GHz；VCO分频比 = 2；

OUT

= 62.5 MHz；VCO = 2.75 GHz；VCO分频比 = 2；

OUT

= 200 MHz；VCO分频比 = 2；一路LVPECL输出

OUT

= 200 MHz；旁路VCO分频器；一路LVPECL输出

OUT

PLL开启；内部VCO = 2750 MHz；VCO分频比 = 2；所有通道分频器开启；12路LVPECL输出(125 MHz)；零延迟开启

关断

关断，最大休眠功耗

60 80 mW

24 33 mW

引脚拉低；不包括终端电阻的功耗

引脚拉低；PLL关断，0x010[1:0] = 01b；关断SYNC；

0x230[2] = 1b；关断分配参考，0x230[1] = 1b

VCP电源 4 4.8 mW PLL工作；典型闭环配置

各功能引起的功耗变化使能/禁用某个功能时的功耗变化

VCO分频器开/关 32 40 mW 不使用VCO分频器 REFIN(差分)关闭 25 30 mW

REF1、REF2(单端)开/关 15 20 mW

参考输入关闭与差分参考输入模式之间的变化参考输入关闭与一路单端参考使能之间的变化；如果REF1和

REF2均上电，此数值应加倍 VCO开/关 67 104 mW 内部VCO禁用；选择CLK输入 PLL分频器和鉴相器开/关 51 63 mW PLL关闭至PLL开启，正常工作；无参考使能 LVPECL通道 121 144 mW

无LVPECL输出开启至一路LVPECL输出开启；通道分频比设为1

LVPECL驱动器 51 73 mW 同一通道的第二路LVPECL输出开启 CMOS通道 145 180 mW

无CMOS输出开启至一路CMOS输出开启；通道分频比设为1；

= 62.5 MHz、10 pF容性负载

OUT

CMOS驱动器开/关 11 24 mW 同一通道内的其它CMOS输出开启

通道分频器使能 40 57 mW

分频器旁路(1分频)与2分频至32分频之间的变化零延迟模块开/关 30 34 mW

− 2 V；

= 4.8 mA

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绝对最大额定值

表19

参数或引脚相对于额定值

VS GND −0.3 V至+3.6 V VCP, CP GND −0.3 V至+5.8 V VS_DRV GND −0.3 V至+3.6 V REFIN, REFIN

GND RSET, LF, BYPASS GND −0.3 V至VS + 0.3 V CPRSET GND −0.3 V至VS + 0.3 V CLK, CLK CLK SCLK/SCL, SDIO/SDA, SDO, CS OUT0, OUT0, OUT1, OUT1,

OUT2, OUT2 OUT4, OUT4 OUT6, OUT6 OUT8, OUT8 OUT10, OUT10

SYNC

, OUT3, OUT3, , OUT5, OUT5, , OUT7, OUT7, , OUT9, OUT9,

RESET, PD

, OUT11, OUT11

GND

CLK

GND

GND −0.3 V至VS + 0.3 V REFMON, STATUS, LD GND −0.3 V至VS + 0.3 V

SP0, SP1, EEPROM GND −0.3 V至VS + 0.3 V

结温存储温度范围引脚温度(10秒)

θJA见表20。

150°C

−65°C至+150°C

300°C

−0.3 V至VS + 0.3 V

−1.2 V至+1.2 V

−0.3 V至VS + 0.3 V

AD9520-0

注意，超出上述绝对最大额定值可能会导致器件永久性损坏。这只是额定最值，不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下，器件能够正常工作。长期在绝对最大额定值条件下工作会影响器件的可靠性。

热阻

热阻采用JEDEC 51-5 2S2P测试板在静止空气条件下根据 JEDEC JESD51-2进行测量。详情见“热性能”部分。

表20

封装类型 θJA 单位

64引脚LFCSP (CP-64-4) 22 °C/W

ESD警告

ESD(静电放电)敏感器件。

带电器件和电路板可能会在没有察觉的情况下放电。

尽管本产品具有专利或专有保护电路，但在遇到高

能量ESD时，器件可能会损坏。因此，应当采取适当

的ESD防范措施，以避免器件性能下降或功能丧失。

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AD9520-0

引脚配置和功能描述

REFIN (REF1)

REFIN (REF2)

CPRSETVSVS

GND

RSETVSOUT0 (OUT0A)

OUT0 (OUT0B)

VS_DRV

OUT1 (OUT1A)

OUT1 (OUT1B)

646362616059585756555453525150

OUT2 (OUT2A)

OUT2 (OUT2B)

VS 49

PIN 1

REFMON

VCP

STATUS

REF_SEL

SYNC

BYPASS

CLK

SCLK/SCL

NOTES

1. EXPOSED DIE PAD MUST BE CONNECTED TO GND.

INDICATOR

2 3 4 5 6 7 8 9

171819202122232425262728293031

SDIO/SDA

SDO

GND

AD9520

TOP VIEW

(Not to Scale)

SP1

SP0

EEPROM

RESET

VS_DRV

OUT10A)

T9 (OUT9A)

T9 (OUT9B)

OUT10 (

OUT10B)

OUT11A)

OUT11B)

OUT10 (

OUT11 (

OUT3 (OUT3A)

OUT3 (OUT3B)

VS_DRV

UT4 (OUT4A)

OUT4 (OUT4B)

OUT5 (OUT5A)

OUT5 (OUT5B)

OUT8 (OUT8B)

OUT8 (OUT8A)

OUT7 (OUT7B)

OUT7 (OUT7A)

VS_DRV

OUT6 (OUT6B)

OUT6 (OUT6A)

32 VS

07213-003

图5. 引脚配置

表21. 引脚功能描述

输入/

引脚编号

1, 11, 12,32,

输出

I 电源 VS 3.3 V电源引脚。

引脚类型引脚名称描述

40, 41,49, 57, 60, 61

2 O 3.3 V CMOS REFMON 参考监控器(输出)。此引脚具有多个可选输出。 3 O 3.3 V CMOS LD 4 I 电源 VCP

锁定检测(输出)。此引脚具有多个可选输出。电荷泵(CP)的电源；VS < VCP < 5.0 V。

如果不使用PLL，VCP仍须连接到3.3 V。

5 O CP

环路滤波器

电荷泵(输出)。此引脚连接到外部环路滤波器。如果不使用PLL，此引脚可以不连接。

6 O 3.3 V CMOS STATUS 7 I 3.3 V CMOS REF_SEL

可编程状态输出。参考选择。选择REF1(低电平)或REF2(高电平)。

此引脚内置一个30 kΩ下拉电阻。

8 I 3.3 V CMOS

SYNC

手动同步和手动保持。此引脚启动手动同步，并用于手动保持。

低电平有效。此引脚内置一个30 kΩ上拉电阻。

9 I 10 O BYPASS 13 I

环路滤波器环路滤波器差分时钟

CLK

输入

14 I

差分时钟

此引脚与CLK一起构成时钟分配部分的差分输入。

CLK

输入

环路滤波器(输入)。内部连接到VCO控制电压节点。此引脚用于通过一个220 nF电容将LDO旁路至地。此引脚与CLK一起构成时钟分配部分的差分输入。

如果将单端输入连接到CLK引脚，应在该引脚与地之间连接一个0.1 μF旁路电容。

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输入/

引脚编号

输出

引脚类型引脚名称描述

15 I 3.3 V CMOS

AD9520-0

串行控制端口片选；低电平有效。此引脚内置一个30 kΩ上拉电阻。

16 I 3.3 V CMOS SCLK/SCL

串行控制端口时钟信号。SPI模式下此引脚内置一个30 kΩ下拉电阻，

C模式下为高阻抗。

I 17 I/O 3.3 V CMOS SDIO/SDA 串行控制端口双向串行数据输入/输出。 18 O 3.3 V CMOS SDO 串行控制端口单向串行数据输出。 19, 59 I GND GND 接地引脚。 20 I

三电平逻辑

SP1

选择SPI或I

C作为串行接口端口，在I2C模式下选择I2C从机地址。三

电平逻辑。该引脚内部偏置到开路逻辑电平。 21 I

三电平逻辑

22 I 3.3 V CMOS EEPROM

SP0

选择SPI或I

电平逻辑。该引脚内部偏置到开路逻辑电平。

C作为串行接口端口，在I2C模式下选择I2C从机地址。三

设置此引脚为高电平，可选择在复位和/或上电时载入内部EEPROM

中存储的寄存器值。设置此引脚为低电平，则使AD9520在上电/复

位时载入硬编码的默认寄存器值。此引脚内置一个30 kΩ下拉电阻。

23 I 3.3 V CMOS 24 I 3.3 V CMOS 25 O

LVPECL 或 CMOS

26 O

LVPECL 或 CMOS

27, 35,

I 电源 VS_DRV

46, 54 28 O

LVPECL 或 CMOS

29 O

LVPECL 或 CMOS

30 O

LVPECL 或 CMOS

31 O

LVPECL 或 CMOS

33 O

LVPECL 或 CMOS

34 O

LVPECL 或 CMOS

36 O

LVPECL 或 CMOS

37 O

LVPECL 或 CMOS

38 O

LVPECL 或 CMOS

39 O

LVPECL 或 CMOS

42 O

LVPECL 或 CMOS

43 O

LVPECL 或 CMOS

44 O

LVPECL 或 CMOS

45 O

LVPECL 或 CMOS

47 O

LVPECL 或 CMOS

RESET PD OUT9 (OUT9A)

(OUT9B)

OUT9

OUT10 (OUT10A)

(OUT10B)

OUT10

OUT11 (OUT11A)

(OUT11B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT11

OUT6 (OUT6A)

(OUT6B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT6

OUT7 (OUT7A)

(OUT7B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT7

OUT8 (OUT8A)

(OUT8B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT8

(OUT5B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT5

OUT5 (OUT5A)

(OUT4B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT4

OUT4 (OUT4A)

(OUT3B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

OUT3

芯片复位，低电平有效。此引脚内置一个30 kΩ上拉电阻。

芯片关断引脚，低电平有效。此引脚内置一个30 kΩ上拉电阻。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，或

者配置为单端CMOS输出。

输出驱动器电源引脚。作为一组，这些引脚可以设置为2.5 V或3.3 V。

所有4个引脚必须设为相同的电压。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。

Rev. 0 | Page 19 of 84

AD9520-0

输入/

引脚编号

48 O

50 O

51 O

52 O

53 O

55 O

56 O

58 O RSET

62 O

63 I

64 I

EPAD

输出

引脚类型引脚名称描述

LVPECL 或 CMOS

电流设置电阻电流设置电阻

参考输入 REFIN

参考输入

GND GND

OUT3 (OUT3A)

OUT2

OUT2 (OUT2A)

OUT1

OUT1 (OUT1A)

OUT0

OUT0 (OUT0A)

CPRSET

REFIN (REF1)

时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端CMOS输出。

(OUT2B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端CMOS输出。

(OUT1B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端CMOS输出。

(OUT0B) 时钟输出。此引脚可以配置为差分LVPECL输出的一端，

或者配置为单端CMOS输出。时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端CMOS输出。时钟分配电流设置电阻。

应将一个4.12 kΩ电阻连接在此引脚与GND之间。电荷泵电流设置电阻。应将一个5.1 kΩ电阻连接在此引脚与GND之间。

如果不使用PLL，则无需连接该电阻。

(REF2)

此引脚与REFIN一起构成PLL参考的差分输入。此引脚还可以是REF1的单端输入。

裸露焊盘必须连接到GND。

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–

典型工作特性

350

3 CHANNELS—6 LVPECL

AD9520-0

300

250

200

CURRENT (mA)

150

100

0 500 1000 1500 2000 2500 3000

3 CHANNELS—3 LVPECL

2 CHANNELS—2 LVPECL

1 CHANNEL—1 LVPECL

FREQUENCY (MHz)

图6. 总电流与频率的关系，CLK至输出（PLL关闭），

LVPECL输出端接50 Ω至VS_DRV − 2 V

240

220

200

180

160

140

CURRENT (mA)

120

100

0 50 100 150 200 250

3 CHANNELS—6 CMOS

3 CHANNELS—3 CMOS

2 CHANNELS—2 CMOS

1 CHANNEL—1 CMOS

FREQUENCY (MHz)

图7. 总电流与频率的关系，CLK至输出

（PLL关闭），CMOS输出，10 pF负载

PUMP UPPUMP DOWN

CURRENT FROM CP PIN (mA)

07213-108

VOLTAGE ON CP PIN (V)

30 3.02.52.01.51.00.5

07213-111

图9. 电荷泵特性(VCP = 3.3 V)

PUMP DOWN PUMP UP

CURRENT FROM CP PIN (mA)

07213-109

VOLTAGE ON CP PIN (V)

50 4.03.0 4.53.55.0 0.1 5.1 0.2 5.2

07213-112

图10. 电荷泵特性(VCP = 5.0 V)

140

(MHz/V)

VCO

2.55 2.952.852.752.65 VCO FREQUENCY (GHz)

图8. K

与VCO频率的关系图11. 折合到PFD输入端的PFD相位噪声与PFD频率的关系

VCO

07213-010

–145

–150

–155

(dBc/Hz)

–160

–165

PFD PHASE NOISE REFERRED TO PFD INPUT

–170

0.1 1 10010 PFD FREQUENCY (MHz)

07213-013

Rev. 0 | Page 21 of 84

AD9520-0

–208

–210

–212

–214

–216

–218

–220

PLL FIGURE OF MERIT (dBc/Hz)

–222

–224

DIFFERENTIAL INPUT

SINGLE-ENDED INPUT

0 0.4 0.8 1.20.2 0.6 1.0 1.4

INPUT SLEW RATE (V/ns)

07213-114

图12. PLL品质因数(FOM)与REFIN/REFIN压摆率的关系图15. LVPECL输出频谱；122.88 MHz；PFD = 15.36 MHz；

2.1

1.9

1.7

1.5

1.3

VCO TUNING VOLTAGE (V)

1.1

–10

–20

–30

–40

–50

–60

POWER (dBm)

–70

–80

–90

–100

122.38 122.58 122.78 122.98 123.18 123.38

LBW = 127 kHz；I

3.5

3.0 VS_DRV = 3.135V

2.5

VS_DRV = 2.35V

2.0

(V)

1.5

1.0

0.5

FREQUENCY (MHz)

= 3.0 mA；f

VS_DRV = 3.3V

VS_DRV = 2.5V

= 2703.4 MHz

VCO

07213-117

0.9

2.55 2.952.902.852.802.752.702.652.60 FREQUENCY (GHz)

图13. VCO调谐电压与频率的关系图16. CMOS输出V

–10

–20

–30

–40

–50

–60

POWER (dBm)

–70

–80

–90

–100

100 511 021 521 031 531 041 541110105

FREQUENCY (MHz)

图14. PFD/CP杂散；122.88 MHz；PFD = 15.36 MHz；

LBW = 127 kHz；I

= 3.0 mA；f

= 2703.4 MHz

VCO

10k 1k 100

07213-115

1.2

0.8

0.4

–0.4

DIFFERENTIAL OUTPUT (V)

–0.8

–1.2

07213-116

RESISTIVE LOAD (Ω)

(静态)与R

TIME (ns)

LOAD

(接地)的关系

07213-118

20 81 02 2241 6101 218642

07213-014

图17. LVPECL输出(差分，100 MHz)

Rev. 0 | Page 22 of 84

AD9520-0

1.0

2.0

0.6

0.2

–0.2

DIFFERENTIAL SWING (V p-p)

–0.6

–1.0

TIME (ns)

10 0.5 1.0

07213-015

图18. LVPECL差分电压摆幅(1600 MHz)

3.2

2.8

2.4

2.0

1.6

AMPLITUDE (V)

1.2

0.8

0.4

TIME (ns)

80 60 1004020 7050 903010

07213-018

图19. CMOS输出(10 pF负载，25 MHz)

3.2

2.8

2.4

2.0

1.6

AMPLITUDE (V)

1.2

0.8

0.4

2pF LOAD

TIME (ns)

10pF

LOAD

987 6 5 4 3 2 1

10 0

07213-019

1.8

1.6

1.4

DIFFERENTIAL SWING (V p-p)

1.2

1.0

4.0

3.5

3.0

2.5

2.0

1.5

AMPLITUDE (V)

1.0

0.5

–40 –50 –60 –70 –80

–90 –100 –110

PHASE NOISE (dBc/Hz)

–120 –130 –140 –150

FREQUENCY (GHz)

图21. LVPECL差分电压摆幅与频率的关系

图22. CMOS输出摆幅与频率和容性负载的关系

1k 100M1M 10M100k10k

FREQUENCY (MHz)

FREQUENCY (Hz)

图20. CMOS输出(2 pF和10 pF负载，250 MHz) 图23. 内部VCO相位噪声(绝对)，直接至LVPECL (2550 MHz)

30 1.5 2.0 2.51.00.5

07213-123

2pF

10pF

20pF

600500400300200100

07213-124

07213-023

Rev. 0 | Page 23 of 84

AD9520-0

–40 –50 –60 –70 –80

–90 –100 –110

PHASE NOISE (dBc/Hz)

–120 –130 –140 –150

1k 100M1M 10M100k10k

图24. 内部VCO相位噪声(绝对)，直接至LVPECL (2750 MHz) 图27. 加性(残余)相位噪声，CLK至LVPECL (200 MHz)，5分频

–40

–50

–60

–70

–80

–90 –100 –110

PHASE NOISE (dBc/Hz)

–120 –130 –140 –150

1k 100M1M 10M100k10k

图25. 内部VCO相位噪声(绝对)，直接至LVPECL (2950 MHz) 图28. 加性(残余)相位噪声，CLK至LVPECL (1600 MHz)，1分频

–100

FREQUENCY (Hz)

07213-024

07213-025

–100

–110

–120

–130

–140

PHASE NOISE (dBc/Hz)

–150

–160

10 1k100 100M1M 10M100k10k

–100

–110

–120

–130

–140

PHASE NOISE (dBc/Hz)

–150

–160

10 1k100 100M1M 10M100k10k

–110

FREQUENCY (Hz)

07213-129

07213-130

–110

–120

–130

–140

PHASE NOISE (dBc/Hz)

–150

–160

10 1k100 100M1M 10M100k10k

FREQUENCY (Hz)

07213-128

–120

–130

–140

–150

PHASE NOISE (dBc/Hz)

–160

–170

10 1k100 100M1M 10M100k10k

FREQUENCY (Hz)

图26. 加性(残余)相位噪声，CLK至LVPECL (245.76 MHz)，1分频图29. 加性(残余)相位噪声，CLK至CMOS (50 MHz)，20分频

Rev. 0 | Page 24 of 84

07213-131

AD9520-0

–100

–110

–120

–130

–140

PHASE NOISE (dBc/Hz)

–150

–160

10 1k100 100M1M 10M100k10k

FREQUENCY (Hz)

07213-132

–140

PHASE NOISE (dBc/Hz)

–150

–160

1k 100M1M 10M100k10k

FREQUENCY (Hz)

图30. 加性(残余)相位噪声，CLK至CMOS (250 MHz)，4分频图33. 相位噪声(绝对)，外部VCXO(Toyocom TCO-2112，245.76 MHz)；

PFD = 15.36 MHz；LBW = 250 Hz；LVPECL输出 = 245.76 MHz

–100

–110

–120

–130

–140

PHASE NOISE (dBc/Hz)

–150

–160

1k 100M1M 10M100k10k

FREQUENCY (Hz)

图31. 相位噪声(绝对)时钟产生；内部VCO (2.703 GHz)；

PFD = 15.36 MHz；LBW = 63 kHz；LVPECL输出 = 122.88 MHz

–80

–90

INTEGRATED RMS JITTER (12kHz TO 20MHz): 652fs

C2 62pF

BYPASS

CAPACITOR

FOR LDO

图34. 用于时钟产生的PLL环路滤波器图(见图31)

1.5nF

07213-033

BYPASS

CAPACITOR

FOR LDO

图35. 用于时钟净化的PLL环路滤波器图(见图32)

C1 240nF

R1 820Ω

4.7µF

2.1kΩ

390Ω

C12 220nF

3kΩ

C12 220nF

C3 33pF

2.2nF

LFCP

BYPASS

07213-234

LFCP

BYPASS

07213-235

07213-135

–100

–110

–120

–130

PHASE NOISE (dBc/Hz)

–140

–150

–160

1k 100M1M 10M100k10k

FREQUENCY (Hz)

图32. 相位噪声(绝对)时钟净化；内部VCO (2.799 GHz)；

PFD = 120 kHz；LBW = 2.1 kHz；LVPECL输出 = 155.52 MHz

07213-034

Rev. 0 | Page 25 of 84

AD9520-0

术语

相位抖动和相位噪声

理想情况下，在正弦波的每个周期，相位都会随着时间从0°

连续均匀地变化到360°。不过，实际信号的相位随时间的

变化与理想情况会有一定的偏差，这种现象称为相位抖

动。导致相位抖动的原因有许多，其中一个主要原因是随

机噪声，其统计特征为高斯(正则)分布。

这种相位抖动导致正弦波能量在频域中扩散，产生连续的

功率频谱。通常将该功率频谱报告为相对于正弦波(载波)的

给定频率偏移下的一系列值，其单位为dBc/Hz。该值是1 Hz

带宽内包含的功率与载波频率时的功率之比(用dB表示)。对

于每次测量，还会给出相对于载波频率的偏移。

对一定偏移频率区间(例如10 kHz到10 MHz)内所含的总功

率进行积分很有意义。这称为该频率偏移区间内的积分相

位噪声，它与该偏移频率区间内的相位噪声所引起的时间

抖动直接相关。

相位噪声对ADC、DAC和RF混频器的性能有不利影响。虽

然影响方式不同，但它会降低转换器和混频器可实现的动

态范围。

时间抖动

相位噪声是一种频域现象。在时域内，该效应表现为时间

抖动。观察正弦波时，连续过零的时间并不固定。方波

中，时间抖动表现为边沿偏离其理想(规则)的出现时间。

这两种情况下，实际时序与理想时序的偏差即为时间抖

动。这些偏差是随机的，因此用均方根(rms)秒或高斯分布

的1 Σ来规定时间抖动。

出现在DAC或ADC采样时钟上的时间抖动会降低转换器的

信噪比(SNR)和动态范围。抖动最低的采样时钟可使给定

转换器发挥最高性能。

加性相位噪声

加性相位噪声指可归因于受测设备或子系统的相位噪声

量。所有外部振荡器或时钟源的相位噪声都会被扣除。这

样，当器件结合不同的振荡器和时钟源使用时，就可以预

测器件对系统总相位噪声的影响程度。各元件都会贡献一

定的相位噪声，但在许多情况下，某个元件的相位噪声占

居系统总相位噪声的主要部分。当有多个相位噪声源时，

总相位噪声等于各噪声源的平方和的平方根。

加性时间抖动

加性时间抖动指可归因于受测设备或子系统的时间抖动

量。所有外部振荡器或时钟源的时间抖动都会被扣除。这

样，当器件结合不同的振荡器和时钟源使用时，就可以预

测器件对系统总时间抖动的影响程度。各元件都会贡献一

定的时间抖动，但在许多情况下，外部振荡器和时钟源的

时间抖动占居系统时间抖动的主要部分。

Rev. 0 | Page 26 of 84

详细框图

OPTIONAL

REFIN

BYPASS

REF_SEL CPRSET VCPVS GND RSET

REFERENCE

REF1

REF2

SWITCHOVER

STATUS

BUF

AMP

LOW DROPOUT

REGULATOR (LDO)

STATUS

CLOCK

STATUS

P, P + 1

PRESCALER

N DIVIDER

ZERO DELAY BLOCK

DISTRIBUTION

REFERENCE

DOUBLER

A/B

COUNTERS

REFMON

DIVIDER

PROGRAMMABLE

N DELAY

AD9520-0

LOCK

DETECT

R DELAY

PHASE

FREQUENCY

DETECTOR

PLL

REFERENCE

CHARGE

HOLD

PUMP

STATUS

CLK CLK

SYNC

RESET

EEPROM

SP1 SP0

SCLK/SCL

SDIO/SDA

SDO

DIGITAL

LOGIC

SERIAL

PORT

DECODE

INTERFACE

SPI

EEPROM

INTERFACE

I2C

DIVIDE BY 1,

2, 3, 4, 5, OR 6

0 1

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

VS_DRV

OUT0 OUT0

OUT1 OUT1

OUT2 OUT2

OUT3 OUT3

OUT4 OUT4

OUT5 OUT5

OUT6 OUT6

LVPECL/CMOS OUTPUT

OUT7 OUT7

OUT8 OUT8

AD9520

DIVIDE BY

1 TO 32

图36

Rev. 0 | Page 27 of 84

OUT9 OUT9

OUT10 OUT10

OUT11 OUT11

07213-028

AD9520-0

工作原理

工作配置

AD9520有多种配置方式，必须通过加载控制寄存器进行配

置(见表49至表60)。各部分或功能必须通过设置相应的一

个或多个控制寄存器中的适当位进行独立编程。设置好所

需的配置后，用户可以将这些值存储到片内EEPROM中，

器件上电时便可以采用所需的配置，而无需用户干预。

模式0：内部VCO和时钟分配

使用内部VCO和PLL时，必须采用VCO分频器，确保提供

给通道分频器的频率不超过其额定最大频率(见表3)。内部

PLL利用外部环路滤波器设置环路带宽。该外部环路滤波

器对于环路稳定性也很重要。

使用内部VCO时，必须校准VCO (0x018[0])，确保性能最

佳。

对于内部VCO和时钟分配应用，应使用表22所示的寄存器

设置。

表22. 使用内部VCO时的设置

寄存器描述

0x010[1:0] = 00b PLL正常工作(PLL开启) 0x010 to 0x01E

0x1E1[1] = 1b 选择VCO作为时钟源 0x01C[2:0] 使能参考输入 0x1E0[2:0] 设置VCO分频器 0x1E1[0] = 0b

0x018[0] = 0b 0x232[0] = 1b

0x018[0] = 1b 0x232[0] = 1b

PLL设置；选择并使能一路参考输入；根据目标环路配置设置R、N(P、A、B)、 PFD极性和ICP

使用VCO分频器作为分配部分的时钟源复位VCO校准并发出IO_UPDATE(上电后首

次工作时不需要，但随后需要) 启动VCO校准，发出IO_UPDATE

Rev. 0 | Page 28 of 84

AD9520-0

PTIONAL

REFIN

BYPASS

CLK CLK

SYNC

RESET

EEPROM

REF1

REF2

REGULATOR (LDO)

REF_SEL CPRSET VCPVS GND RSET

REFERENCE

SWITCHOVER

STATUS

BUF

AMP

LOW DROPOUT

P, P + 1

PRESCALER

ZERO DELAY BLOCK

DIVIDE BY 1,

2, 3, 4, 5, OR 6

DIGITAL

LOGIC

EEPROM

STATUS

N DIVIDER

0 1

DISTRIBUTION

REFERENCE

CLOCK

DOUBLER

A/B

COUNTERS

REFMON

DIVIDER

PROGRAMMABLE

N DELAY

DIVIDE BY

1 TO 32

LOCK

DETECT

R DELAY

PROGRAMMABLE

PHASE

FREQUENCY

DETECTOR

PLL

REFERENCE

CHARGE

HOLD

PUMP

STATUS

VS_DRV

OUT0 OUT0

OUT1 OUT1

OUT2 OUT2

SP1 SP0

SCLK/SCL

SDIO/SDA

SDO

SERIAL

PORT

DECODE

INTERFACE

SPI

INTERFACE

AD9520

I2C

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

图37. 内部VCO和时钟分配(模式0)

OUT3 OUT3

OUT4 OUT4

OUT5 OUT5

OUT6 OUT6

OUT7 OUT7

OUT8 OUT8

OUT9 OUT9

OUT10 OUT10

OUT11 OUT11

LVPECL/CMOS OUTPUT

07213-030

Rev. 0 | Page 29 of 84

AD9520-0

模式1：时钟分配或外部VCO <1600 MHz

当要分配的外部时钟源或外部VCO/VCXO小于1600 MHz

时，可以使用旁路VCO分频器的配置，这是模式2的唯一

不同之处。旁路VCO分频器时，时钟源的频率限制在1600

MHz以下（受限于通道分频器支持的最大输入频率）。

配置和寄存器设置

对于外部时钟小于1600 MHz的时钟分配应用，应使用表23

所示的寄存器设置。

表23. 时钟分配小于1600 MHz的设置

寄存器描述

0x010[1:0] = 01b PLL异步关断（PLL关） 0x1E1[0] = 1b

0x1E1[1] = 0b 选择CLK作为时钟源

在外部VCO小于1600 MHz的情况下使用内部PLL时，必须

开启PLL。

旁路作为分配部分时钟源的VCO分频器

表24. 在外部VCO小于1600 MHz时使用内部PLL的设置

寄存器描述

0x1E1[0] = 1b

0x010[1:0] = 00b

外部VCO/VCXO需要外部环路滤波器，必须将该环路滤波

旁路作为分配部分时钟源的VCO分频器

PLL正常工作（PLL开启），

以及0x010至0x01E中的其它适当PLL设置

器连接在CP与VCO/VCXO的调谐引脚之间。该环路滤波

器决定环路带宽和PLL的稳定性。针对所用的

VCO/VCXO，务必选择正确的PFD极性。

表25. 设置PFD极性

寄存器描述

0x010[7] = 0b 0x010[7] = 1b

PFD正极性(较高的控制电压产生较高的频率) PFD负极性(较高的控制电压产生较低的频率)

Rev. 0 | Page 30 of 84

AD9520-0

OPTIONAL

REFIN

BYPASS

CLK CLK

SYNC

RESET

EEPROM

REF1

REF2

REGULATOR (LDO)

REF_SEL CPRSET VCPVS GND RSET

REFERENCE

SWITCHOVER

STATUS

BUF

AMP

LOW DROPOUT

P, P + 1

PRESCALER

ZERO DELAY BLOCK

DIVIDE BY 1,

2, 3, 4, 5, OR 6

DIGITAL

LOGIC

EEPROM

STATUS

N DIVIDER

0 1

DISTRIBUTION

REFERENCE

CLOCK

DOUBLER

A/B

COUNTERS

REFMON

DIVIDER

PROGRAMMABLE

N DELAY

DIVIDE BY

1 TO 32

LOCK

DETECT

R DELAY

PROGRAMMABLE

PHASE

FREQUENCY

DETECTOR

PLL

REFERENCE

CHARGE

HOLD

PUMP

STATUS

VS_DRV

OUT0 OUT0

OUT1 OUT1

OUT2 OUT2

SP1 SP0

SCLK/SCL

SDIO/SDA

SDO

SERIAL

PORT

DECODE

INTERFACE

SPI

INTERFACE

AD9520

I2C

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

图38. 时钟分配或外部VCO <1600 MHz(模式1)

OUT3 OUT3

OUT4 OUT4

OUT5 OUT5

OUT6 OUT6

OUT7 OUT7

OUT8 OUT8

OUT9 OUT9

OUT10 OUT10

OUT11 OUT11

LVPECL/CMOS OUTPUT

07213-031

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AD9520-0

模式2：高频时钟分配—CLK或外部VCO > 1600 MHz

在AD9520的上电默认配置中，PLL关断，CLK/CLK输入通过VCO分频器(1分频/2分频/3分频/4分频/5分频/6分频)连接到分配部分。这是一种仅分配模式，支持最高达2400 MHz 的外部输入(见表3)。能够施加于通道分频器的最大频率为 1600 MHz，因此，更高的输入频率必须降频后才能到达通道分频器。

当PLL使能时，这种连接也支持PLL与频率小于2400 MHz的外部VCO或VCXO一起使用。该配置不使用内部VCO，因而将其关断。外部VCO/VCXO直接馈入预分频器。

表26所示的寄存器设置是复位操作后这些寄存器在上电时的默认值。

表26. 时钟分配模式的默认寄存器设置

寄存器

0x010[1:0] = 01b PLL异步关断(PLL关) 0x1E0[2:0] = 000b 设置VCO分频比 = 2 0x1E1[0] = 0b 设置VCO分频比 = 2 0x1E1[1] = 0b 选择CLK作为时钟源

内部PLL与外部VCO一起使用时，必须开启PLL。

描述

表27. 使用外部VCO时的设置

寄存器

0x010[1:0] = 00b PLL正常工作(PLL开启) 0x010 to 0x01E

描述

PLL设置；选择并使能一路参考输入；

根据目标环路配置设置R、N(P、A、B PFD极性和ICP

)、

0x1E1[1] = 0b 选择CLK作为时钟源

外部VCO需要外部环路滤波器，必须将该环路滤波器连接在CP与VCO的调谐引脚之间。该环路滤波器决定环路带宽和PLL的稳定性。针对所用的VCO，务必选择正确的PFD极性。

表28. 设置PFD极性

寄存器

0x010[7] = 0b

0x010[7] = 1b

描述

PFD正极性(较高的控制电压产生较高的频率

)

PFD负极性(较高的控制电压产生较低的频率)

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AD9520-0

PTIONAL

REFIN

BYPASS

CLK CLK

SYNC

RESET

EEPROM

REF1

REF2

REGULATOR (LDO)

REF_SEL CPRSET VCPVS GND RSET

REFERENCE

SWITCHOVER

STATUS

BUF

AMP

LOW DROPOUT

P, P + 1

PRESCALER

ZERO DELAY BLOCK

DIVIDE BY 1,

2, 3, 4, 5, OR 6

DIGITAL

LOGIC

EEPROM

STATUS

N DIVIDER

0 1

DISTRIBUTION

REFERENCE

CLOCK

DOUBLER

A/B

COUNTERS

REFMON

DIVIDER

PROGRAMMABLE

N DELAY

DIVIDE BY

1 TO 32

LOCK

DETECT

R DELAY

PROGRAMMABLE

PHASE

FREQUENCY

DETECTOR

PLL

REFERENCE

CHARGE

HOLD

PUMP

STATUS

VS_DRV

OUT0 OUT0

OUT1 OUT1

OUT2 OUT2

SP1 SP0

SCLK/SCL

SDIO/SDA

SDO

SERIAL

PORT

DECODE

INTERFACE

SPI

INTERFACE

AD9520

I2C

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

DIVIDE BY

1 TO 32

图39. 高频时钟分配或外部VCO >1600 MHz(模式2)

OUT3 OUT3

OUT4 OUT4

OUT5 OUT5

OUT6 OUT6

OUT7 OUT7

OUT8 OUT8

OUT9 OUT9

OUT10 OUT10

OUT11 OUT11

LVPECL/CMOS OUTPUT

7213-029

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AD9520-0

锁相环(PLL)

OPTIONAL

BYPASS

REFIN

CLK CLK

REF1

REF2

REGULATOR (LDO)

REF_SEL CPRSET VCPVS GND RSET

REFERENCE

SWITCHOVER

STATUS

BUF

LOW DROPOUT

P, P + 1

PRESCALER

ZERO DELAY BLOCK

DIVIDE BY 1,

2, 3, 4, 5, OR 6

STATUS

N DIVIDER

0 1

DISTRIBUTION

REFERENCE

CLOCK

DOUBLER

A/B

COUNTERS

图40. PLL功能模块

REFMON

DIVIDER

PROGRAMMABLE

N DELAY

FROM CHANNEL

DIVIDER 0

LOCK

DETECT

R DELAY

PROGRAMMABLE

PHASE

FREQUENCY

DETECTOR

PLL

REFERENCE

CHARGE

PUMP

HOLD

STATUS

VS_DRV

7213-064

AD9520片内集成PLL和VCO。PLL模块可以结合片内VCO 使用，构成一个完整的锁相环，或者结合外部VCO或 VCXO使用。PLL需要一个外部环路滤波器，它通常由少量电容和电阻组成。环路滤波器的配置和元件有助于建立工作PLL的带宽并确保其稳定性。

AD9520 PLL可用于从提供的参考频率产生时钟频率，包括将参考频率转换为高得多的频率，以便随后进行分频和分配。此外，PLL可以用来清除高噪声参考的抖动和相位噪声。PLL参数和环路动态特性的确切选择取决于具体应用。AD9520 PLL十分灵活且具深度，因而可以定制该器件以用于许多不同的应用和信号环境。

PLL配置

AD9520 PLL的配置十分灵活，支持各种参考频率、PFD比较频率、VCO频率、内部或外部VCO/VCXO以及环路动态特性。上述支持是通过R分频器、N分频器、PFD极性(仅适用于外部VCO/VCXO)、防反冲脉冲宽度、电荷泵电流、内部VCO或外部VCO/VCXO的选择以及环路带宽的各种设置实现的，这些设置通过可编程寄存器设置(见表49和表53) 以及外部环路滤波器的设置进行管理。

成功的PLL运作和满意的PLL环路性能高度依赖于PLL设置的正确配置，而外部环路滤波器的设计对于PLL的正常工作至关重要。

ADIsimCLK

是一款免费程序，可帮助设计和探索AD9520

的能力和特性，包括PLL环路滤波器的设计。ADIsimCLK

1.2版中的AD9516模型也可以用于AD9520环路滤波器的建模，请访问：www.analog.com/clocks。

鉴频鉴相器(PFD)

PFD接受R分频器和N分频器的输入，产生与二者的相位和频率差成比例的输出。PFD内置一个可编程延迟元件，用来控制防反冲脉冲的宽度。此脉冲可确保PFD传递函数中无死区，并使相位噪声和参考杂散最小。防反冲脉冲宽度由0x017[1:0]设置。

必须注意一项重要的限制条件，即PFD支持的最大频率。 PFD的最大输入频率是防反冲脉冲设置的函数，参见表2中鉴频鉴相器(PFD)参数的规定。

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电荷泵(CP)

电荷泵由PFD控制。PFD监控其两路输入之间的相位和频率关系，并告知电荷泵补充或移除电荷，从而给积分节点 (环路滤波器的一部分)充电或放电。经过积分和滤波的电荷泵电流转化为电压，通过LF引脚驱动内部VCO的调谐节点(或外部VCO的调谐引脚)，以便提高或降低VCO频率。电荷泵可以设置(0x010[3:2])为高阻抗模式(支持保持工作)、正常工作模式(尝试锁定PLL环路)、充电或放电模式 (测试模式)。电荷泵电流可以在标称值600 μA至4.8 mA范围内分8步设置。电荷泵电流LSB的确切值由标称值为5.1 kΩ 的CPRSET电阻设置。

片内VCO

AD9520片内集成VCO，其涵盖的频率范围如表2所示。实现了低相位噪声是VCO设计的一个优先目标。

为了在该VCO涵盖的宽频率范围内进行调谐，需使用不同的范围。这在很大程度上对用户是透明的，但正因如此，所以在初次设置PLL环路时，必须校准VCO。针对所需的 VCO频率，校准程序确保VCO在正确的频段范围内工作。更多信息参见“VCO校准”部分。

片内VCO由片内低压差(LDO)线性电压调节器供电。LDO 为VCO提供一定的隔离，使之不受电源电压变化的影响。 BYPASS引脚应通过一个220 nF电容连接到地，确保稳定

性。此LDO采用与ADI公司anyCAP 术，对所用电容的类型不敏感。不支持从BYPASS引脚驱动外部负载。

PLL外部环路滤波器

使用内部VCO时，外部环路滤波器应参考BYPASS引脚，以实现最佳的噪声和杂散性能。图41显示了一个用于PLL的外部环路滤波器示例。环路滤波器必须针对所需的每种 PLL配置进行计算。元件值取决于VCO频率、K 率、CP电流、所需的环路带宽以及所需的裕量。环路滤波器影响相位噪声、环路建立时间和环路稳定性。要了解环路滤波器设计，关于PLL理论的知识是必不可少的。 ADIsimCLK等工具可以帮助用户根据应用要求计算环路滤波器。

系列调节器相同的技

、PFD频

VCO

AD9520-0

AD9520

VCO

CHARGE

PUMP

图41. PLL外部环路滤波器示例

BYPASS

= 220nF

PLL参考输入

AD9520具有一个灵活的PLL参考输入电路，通过片内保持放大器支持一路全差分输入、两路独立的单端输入或16.67 MHz/33.33 MHz晶体振荡器。可选的参考时钟倍频器可用来使PLL参考频率加倍。参考输入的输入频率范围见表2的规定。差分输入和单端输入均为自偏置，输入信号可以轻松进行交流耦合。

差分或单端参考必须明确使能。PLL的所有参考输入在默认情况下均关闭。

差分输入和单端输入共用两个引脚：REFIN(REF1)/REFIN

(REF2)。所需的参考输入类型通过0x01C选择和控制(见表 49和表53)。

选择差分参考输入时，两端的自偏置电平略微偏移，以防输入缓冲器在参考较慢或丢失时发生震颤。关于该电平的规定见表2。输入迟滞提高驱动器需要提供的电压摆幅，以消除偏移的影响。

单端输入可以通过直流耦合CMOS电平信号或交流耦合正弦波或方波驱动。当单端交流耦合输入信号停止切换时，为了防止输入缓冲器震颤，用户可以将0x018[7]设置为1b，这会使直流偏移偏置点降低140 mV。为了提高隔离效果并降低功耗，各单端输入可以独立关断。

当未选择差分参考输入或者PLL关断时，差分参考输入接收器关断。当PLL关断或相应的关断寄存器置1时，单端缓冲器关断。选择差分模式时，单端输入关断。

C1 C2 C3

7213-065

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AD9520-0

在差分模式下，参考输入引脚内部自偏置，因而能够通过电容交流耦合。也可以直流耦合到这些。如果以单端信号驱动差分REFIN，则未使用端(REFIN)应通过适当的电容去耦到无噪声地。图42给出了REFIN的等效电路。

参考切换有多种可配置的模式。切换可以手动或自动进行。手动切换通过寄存器0x01C或使用REF_SEL引脚进行。自动切换发生于REF1消失时。还有一个切换去抖特性，用于确保PLL不会接收到与新选定的参考远未对齐的上升沿。

自动参考切换有两种模式(0x01C)：

85kΩ

REF1

REFIN

REF2

图42. 非XTA L 模式下的REFIN等效电路

10kΩ 12kΩ

150Ω

10kΩ 10kΩ

85kΩ

07213-066

晶振模式几乎与差分模式相同。用户通过将Enable XTAL OSC位置1，并在REFIN/REFIN引脚上放置一个串联谐振AT 基本切割晶体，而使能保持放大器。

参考切换

AD9520不仅支持单路差分参考输入，而且支持双路单端 CMOS输入。在双路单端参考模式下，AD9520支持REF1 (引脚REFIN上)与REF2(引脚REFIN上)之间的自动和手动 PLL参考时钟切换，该特性支持需要冗余参考的网络和其

它应用。

在单端模式下，AD9520具有一个直流偏移选项。当参考输入交流耦合并且参考时钟消失时，利用该选项可以消除参考输入震颤的风险。使用参考切换时，单端参考输入应为直流耦合的CMOS电平(AD9520直流偏移特性禁用)。或者，这些输入可以交流耦合并且使能直流偏移。然而，用户应注意，当直流偏移开启时，参考输入的最小输入幅度更大。

• 优先使用REF1。当REF1消失时，从REF1切换到 REF2；当REF1重新出现时，从REF2切换回REF1。

• 继续使用REF2。当REF1消失时，自动切换到REF2，但当REF1重新出现时，不切换回REF1。在适当的时候可以手动将参考重新设置为REF1。

在自动模式下，REF1由REF2监控。如果REF1消失(REF2上有连续两个下降沿，而REF1上无边沿跃迁)，则认为REF1 丢失。在REF2的下一个上升沿，REF2用作PLL的参考时钟。如果0x01C[3] = 0b(默认)，则当REF1重新出现时(REF1 上有四个上升沿，而在REF1的边沿之间REF2没有两个下降沿)，PLL参考切换回REF1。如果0x01C[3] = 1b，则用户可以控制何时切换回REF1，这是通过将器件设置为手动参考选择模式(0x01C[4] = 0b)，并且确保寄存器和/或REF_SEL引脚被设置为选择所需的参考而实现的。再次选择REF1后，便可再次使能自动模式。

手动切换要求目标参考输入上存在一个时钟，或者去抖特性禁用(0x01C[7])。

参考分频器R

参考输入被送至参考分频器R。通过写入0x011和0x012，可以将R(14位计数器)设置为0到16,383的任何值(R = 0和R = 1 时，分频比均为1)。R分频器的输出进入PFD输入之一，以便与VCO频率经N分频器分频后的结果进行比较。施加于 PFD的频率不得超过最大容许频率，最大容许频率取决于防反冲脉冲设置(见表2)。

R分频器本身可以复位。利用R、A和B计数器共享的复位位，可以复位R分频器。它也可以通过SYNC操作复位。

VCO/VCXO反馈分频器N：P、A、B、R

N分频器由一个预分频器(P)和两个计数器(A和 B)组合而成。总分频器值为：

N = (P × B) + A

其中，P可以为2、4、8、16或32。

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预分频器

AD9520的预分频器支持两种工作模式：固定分频(FD)模式 (1、2或3)和双模(DM)模式。在双模模式中，预分频器除以 P和(P + 1)(2和3、4和5、8和9、16和17或32和33)。预分频器的工作模式参见表53 0x016[2:0]。并不是所有频率下都可以使用所有模式(见表2)。

AD9520在双模模式P/(P + 1)下工作时，输入参考频率与VCO 输出频率的关系如下：

= (f

VCO

/R) × (P × B + A) = f

REF

然而，当预分频器在FD模式1、FD模式2或FD模式3下工作时，A计数器不使用(A = 0)，因此上式可以简化为：

= (f

VCO

/R) × (P × B) = f

REF

当A = 0时，分频比为固定值：P = 2、4、8、16或32。

通过使用DM和FD模式的组合，AD9520可以实现各种N 值，最小值N = 1。表29显示了10 MHz参考输入如何锁定N 的任意整数倍。

注意，同一N值可以通过不同方式产生，如表中N = 12所示。用户可以使用P = 2、B = 6的固定分频模式，使用A =

0、B = 6的双模模式2/3，或者使用A = 0、B = 3的双模模式 4/5。

× N/R

REF

× N/R

REF

AD9520-0

A/B计数器的最大输入频率反映在表2规定的预分频器最大输出频率(~300 MHz)中，这是预分频器输入频率(VCO或 CLK)除以P的结果。例如，如果VCO频率大于2400 MHz，则不支持双模P = 8/9模式，因为输入A/B计数器的频率太高。

当AD9520 B计数器旁路(B = 1)时，A计数器应设为0，总分频值等于预分频器设置P。这种模式下，可能的分频比为1、 2、3、4、8、16和32。这种模式仅在使用VCO/VCXO时才有用，因为内部VCO的频率范围要求总反馈分频值大于 32。

虽然一般不需要手动复位，但A/B计数器有自己的复位位。利用R、A和B计数器共享的复位位，也可以复位A和计数器。注意，这些复位位不会自清0。

R、A和B计数器：SYNC 引脚复位

通过SYNC引脚，可以同时复位R、A和B计数器。此功能由 0x019[7:6]控制(见表53)。SYNC引脚复位默认禁用。

R和N分频器延迟

R和N分频器具有可编程延迟单元，可以使能这些延迟来调整PLL参考时钟与VCO或CLK之间的相位关系。每个延迟由三位控制，总延迟范围约为1 ns。参见表53中的0x019。

A和B计数器

B计数器必须≥3或旁路；与R计数器不同，A = 0时，A确实为0。

表29. 10 MHz参考输入如何锁定N的任意整数倍

(MHz) R P A B N f

REF

10 1 1 X 10 1 2 X 10 1 1 X 10 1 1 X 10 1 1 X 10 1 2 X

1 1 10 FD P = 1, B = 1（旁路）

1 2 20 FD P = 2, B = 1（旁路）

3 3 30 FD P = 1, B = 3

4 4 40 FD P = 1, B = 4

5 5 50 FD P = 1, B = 5

3 6 60 FD P = 2, B = 3

(MHz) 模式注释

VCO

10 1 2 0 3 6 60 DM P和P + 1 = 2和3, A = 0, B = 3 10 1 2 1 3 7 70 DM P和P + 1 = 2和3, A = 1, B = 3 10 1 2 2 3 8 80 DM P和P + 1 = 2和3, A = 2, B = 3 10 1 2 1 4 9 90 DM P和P + 1 = 2和3, A = 1, B = 4 10 1 2 X

5 10 100 FD P = 2, B = 5 10 1 2 0 5 10 100 DM P和P + 1 = 2和3, A = 0, B = 5 10 1 2 1 5 11 110 DM P和P + 1 = 2和3, A = 1, B = 5 10 1 2 X

6 12 120 FD P = 2, B = 6

10 1 2 0 6 12 120 DM P和P + 1 = 2和3, A = 0, B = 6 10 1 4 0 3 12 120 DM P和P + 1 = 4和5, A = 0, B = 3 10 1 4 1 3 13 130 DM P和P + 1 = 4和5, A = 1, B = 3

X = 无关位。

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AD9520-0

数字锁定检测(DLD)

通过各引脚上的多路复用器选择适当的输出，可以在LD、 STATUS和REFMON引脚上提供DLD功能。当PFD输入端的

上升沿时间差小于规定的值(锁定阈值)时，数字锁定检测电路指示锁定。当该时间差超过规定的值(解锁阈值)时，指示失锁。注意，解锁阈值宽于锁定阈值，因而允许相位误差在一定程度上超过锁定窗口，但锁定指示器不会震颤。

锁定检测窗口时序取决于CPRSET电阻的值和以下三个设置：数字锁定检测窗口位(0x018[4])、防反冲脉冲宽度位 (0x017[1:0]，见表2)和锁定检测计数器(0x018[6:5])。表2中的锁定和解锁检测值适用于标称值CPRSET = 5.11 kΩ。如果 CPRSET值增加一倍达到10 kΩ，则表2中的值也会加倍。

只有在可编程数量的连续PFD周期内，时间差一直小于锁定检测阈值，才会指示锁定。此后锁定检测电路将继续指示锁定，直到后续一个周期内的时间差大于解锁阈值。为使锁定检测正常工作，PFD频率的周期必须大于解锁阈值。锁定要求的连续PFD周期数是可编程的(0x018[6:5])。

注意，在某些低环路带宽(<500 Hz)、高相位裕量的情况下， DLD可能会在获取期间震颤，导致AD9520自动进入和退出保持模式。为避免发生该问题，建议用户在LD引脚上连接一个接地电容，以便能够使用电流源数字锁定检测 (CSDLD)模式。

模拟锁定检测(ALD)

AD9520提供模拟锁定检测(ALD)功能，LD引脚可以选择使用该功能。ALD有两种工作模式：

• N沟道开漏锁定检测。该信号需要通过一个上拉电阻拉至正电源VS。在较短的趋低脉冲下，输出一般为高电平。锁定由趋低脉冲的最小占空比指示。

• P沟道开漏锁定检测。该信号需要通过一个下拉电阻拉至GND。在较短的趋高脉冲下，输出一般为低电平。锁定由趋高脉冲的最小占空比指示。

模拟锁定检测功能需要一个RC滤波器来提供逻辑电平以指示锁定/解锁。用户可以利用ADIsimCLK工具来帮助选择用于ALD的合适无源元件值，以确保该功能正常工作。

VS = 3.3V

AD9520

ALD

图43. 模拟锁定检测滤波器示例，使用N沟

道开漏驱动器

OUT

07213-067

电流源数字锁定检测(CSDLD)

在PLL锁定序列中，DLD信号一般要切换多次后才会保持稳定，此时PLL完全锁定并处于稳定状态。某些应用中，可能希望DLD在PLL完全锁定后才置位。通过使用电流源锁定检测功能，这是可以实现的。启用该功能的方法如下：在LD引脚上连接一个接地电容，并选择DLD作为LD引脚的输出(0x01A[5:0] = 0x00)。

使能LD引脚比较器(0x01D[3] = 1)时，用户可以：

• 将CSDLD与自动切换和保持一起使用。

• 在STATUS和REFMON引脚上查看CSDLD状态。

当DLD为真时，电流源锁定检测提供110 μA的电流；当DLD 为假时，电流源锁定检测短接至地。如果将一个电容连接到LD引脚，则在DLD为真期间，电容会以电流源所决定的速率充电；但当DLD为假时，电容几乎立即放电。通过监控LD引脚的电压(电容顶部)，LD只有在DLD为真并保持足够长的时间后才会变为高电平。任何短暂的DLD假状况都会使电荷归零。通过选择适当大小的电容，可以将锁定检测指示延迟到PLL稳定锁定并且锁定检测不震颤时。

电容上的电压可以通过连接到LD引脚的外部比较器检测。然而，LD引脚内置一个比较器，可以通过REFMON引脚控制(0x01B[4:0])或STATUS引脚控制(0x017[7:2])作为高电平有效信号读取。它也可以作为低电平有效信号提供(REFMON 0x01B[4:0]和STATUS, 0x017[7:2])。LD引脚内部比较器的跳变点和迟滞参见表17。

使用CSDLD时，用户还可以在CSDLD为高电平时异步使能各时钟输出。要使能该特性，应将CSDLD寄存器(0x0FC和 0x0FD)中的适当使能输出位置1。

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AD9520

110µA

DLD

LD PIN

COMPARATOR

图44. 电流源数字锁定检测

REFMON OR STATUS

OUT

07213-068

外部VCXO/VCO时钟输入(CLK/C LK)

该差分输入用于驱动AD9520时钟分配部分，支持最高2.4 GHz 的频率。引脚内部自偏置，输入信号应通过电容交流耦合。

CLOCK INPUT

2.5kΩ 2.5kΩ 5kΩ

5kΩ

图45. CLK等效输入电路

CLK/CLK输入既可以只用作分配输入(PLL关闭)，也可以用作外部VCO/VCXO的反馈输入(使用内部PLL，不使用内部 VCO)。这些输入也用作外部零延迟模式的反馈路径。

保持

AD9520 PLL具有保持功能。保持是通过将电荷泵置于高阻态而实现的。当PLL参考时钟丢失时，此功能很有用。在保持模式下，即使没有参考时钟，VCO也能维持一个相对恒定的频率。如果没有此功能，电荷泵将被置于持续增强或减弱状态，导致VCO频率大幅偏移。由于电荷泵被置于高阻态，因此电荷泵输出或VCO调谐节点的任何泄漏都会导致VCO频率偏移。这可以通过一个包含大容性元件的环路滤波器来解决，因为此偏移受限于VCO控制电压的压摆率(I

/C)引起的漏电流。

LEAK

该器件提供两种保持模式：使用SYNC引脚的手动保持模式和自动保持模式。无论何种模式，首先必须使能保持功能 (0x01D[0])。

STAGE

07213-032

AD9520-0

外部/手动保持模式

在手动保持模式下，用户可以将SYNC引脚拉低，使电荷泵进入高阻态。该操作对边沿敏感，而不是对电平敏感。电荷泵会立即进入高阻态。要使电荷泵脱离高阻态，应将 SYNC引脚拉高。然后，电荷泵在参考时钟的下一个PFD上升沿的同时离开高阻态。这可以防止外来电荷泵事件在 SYNC变为高电平与下一个PFD事件之间的时间内发生。同时，这还意味着，如果没有参考时钟，电荷泵将一直处于高阻态。

B计数器(位于N分频器中)在电荷泵因参考路径PFD事件而离开高阻态的同时复位，这有助于对齐R和N分频器的边沿，使PLL更快建立。由于预分频器未复位，因此当B数与 R数接近时，该功能效果最佳，此时环路要消除的相位差较小。

使用该模式时，应设置通道分频器忽略SYNC引脚(至少在初始SYNC事件之后)。如果未设置分频器忽略SYNC引脚，则每次SYNC拉低都会将器件置于保持模式，分配输出关闭。通道分频器0、1、2、3的忽略同步功能分别通过0x191 [6]、0x194[6]、0x197[6]、0x19A[6]设置。

自动/内部保持模式

如果使能此功能，则当环路失锁时，电荷泵自动进入高阻态。这里有一个假设，即环路失锁的唯一原因是PLL丢失参考时钟，因此，保持功能将电荷泵置于高阻态，使VCO 频率尽可能接近参考时钟消失前的原始频率。

图46给出了自动/内部保持功能操作的流程图。

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AD9520-0

PLL ENABLED

DLD == LOW

YES

WAS

LD PIN == HIGH

WHEN DLD WENT

LOW?

YES

HIGH IMPEDANCE

CHARGE PUMP

YES

REFERENCE

EDGE AT PFD?

YES

LOOP OUT OF LOCK. DIGITAL LOCK DETECT SIGNAL GOES LOW WHEN THE LOOP LEAVES LOCK AS DETERMINED BY THE PHASE DIFFERENCE AT THE INPUT OF THE PFD.

ANALOG LOCK DETECT PIN INDICATES LOCK WAS PREVIOUSLY ACHIEVED. (0x01D[3] = 1; USE LD PIN VOLTAGE WITH HOLDOVER. 0x01D[3] = 0; IGNORE LD PIN VOLTAGE, TREAT LD PIN AS ALWAYS HIGH.)

CHARGE PUMP IS MADE HIGH IMPEDANCE. PLL COUNTERS CONTINUE OPERATING NORMALLY.

CHARGE PUMP REMAINS HIGH IMPEDANCE UNTIL THE REFERENCE HAS RETURNED.

YES

RELEASE

CHARGE PUMP

HIGH IMPEDANCE

YES

DLD == HIGH

图46. 自动/内部保持模式流程图

保持功能检测LD引脚的逻辑电平，作为进入保持模式的一个条件。LD的信号可以来自DLD、ALD或电流源LD模式。可以禁用LD比较器(0x01D[3])，使得保持功能始终检测到

LD为高电平。如果使用DLD，则当PLL重新获取锁定时， DLD信号可能会震颤。保持功能可能会重新触发，防止保

持模式终止。建议使用电流源锁定检测模式来避免这种情况(参见“电流源数字锁定检测(CSDLD)”部分)。

TAKE CHARGE PUMP OUT OF HIGH IMPEDANCE. PLL CAN NOW RESETTLE.

WAIT FOR DLD TO GO HIGH. THIS TAKES 5 TO 255 CYCLES (PROGRAMMING OF THE DLD DELAY COUNTER) WITH THE REFERENCE AND FEEDBACK CLOCKS INSIDE THE LOCK WINDOW AT THE PFD. THIS ENSURES THAT THE HOLDOVER FUNCTION WAITS FOR THE PLL TO SETTLE AND LOCK BEFORE THE HOLDOVER FUNCTION CAN BE RETRIGGERED.

在保持模式下，只要不存在参考时钟，电荷泵就一直处于高阻态。

像在外部保持模式下一样，B计数器(位于N分频器中)在电荷泵因参考路径PFD事件而离开高阻态的同时复位，这有助于对齐R和N分频器的边沿，使PLL更快建立，并降低建立期间的频率误差。由于预分频器未复位，因此当B数与R 数接近时，该功能效果最佳，此时环路要消除的相位差较小。

7213-069

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AD9520-0

离开保持模式后，环路重新获取锁定，LD引脚必须充电(如果0x01D[3] = 1)，它才能重新进入保持模式(电荷泵高阻态)。

保持功能总是响应当前选定参考的状态(0x01C)。如果环路在参考切换期间失锁(参见“参考切换”部分)，则保持模式会被短暂触发，直到PFD的下一个参考时钟沿。

下列寄存器会影响自动/内部保持功能：

• 0x018[6:5]—锁定检测计数器。该寄存器改变所需的边沿在锁定检测窗口内的连续PFD周期数，只有经过该数量的PFD周期后，DLD指示器才会指示锁定。这会影响LD 引脚开始充电的时间，以及从保持事件结束到保持功能重新激活的延迟。

• 0x018[3]—禁用数字锁定检测。要使能DLD电路，必须将此位设为0。如果DLD功能未使能，则内部/自动保持模式不能正常工作。

• 0x01A[5:0]—锁定检测引脚控制。使用LD引脚比较器时，该寄存器设为000100b可将锁定检测引脚置于电流源锁定检测模式。LD引脚应加载一个适当大小的电容。

• 0x01D[3]—LD引脚比较器使能。1 = 使能，0 = 禁用。禁用时，保持功能始终检测到LD引脚为高电平。

• 0x01D[1]—外部保持控制。

• 0x01D[0]—使能保持并忽略参考频率状态。如果禁用保

持，则外部和自动/内部保持均被禁用。

• 自动参考切换，优先使用REF1。

• 数字锁定检测：5个PFD周期，高范围窗口。

• 使用LD引脚比较器的自动保持。

设置下列寄存器(除一般PLL寄存器以外)：

• 0x018[6:5] = 00b；锁定检测计数器 = 5个周期。

• 0x018[4] = 0b；数字锁定检测窗口 = 高范围。

• 0x018[3] = 1b；禁用DLD正常操作。

• 0x01A[5:0] = 000100b；将LD引脚控制设为电流源锁定检

测模式。

• 0x01C[4] = 1b；使能自动切换。

• 0x01C[3] = 0b；优先使用REF1。

• 0x01C[2:1] = 11b；使能REF1和REF2输入缓冲器。

• 0x01D[3] = 1b；使能LD引脚比较器。

• 0x01D[1] = 0b；禁用外部保持模式，使用自动/内部保持

模式。

• 0x01D[0] = 1b；使能保持。

频率状态监控器

AD9520包括三个频率状态监控器，用于指示PLL参考(或单端模式下的参考)和VCO是否降到阈值频率以下。图47显示了它们在PLL中的位置。

在下例中，自动保持模式配置如下：

REF_SEL CPRSET VCPVS GND RSET

REFERENCE

SWITCHOVER

REF1

STATUS

BUF

OPTIONAL

BYPASS

REFIN

CLK CLK

REF2

REGULATOR (LDO)

LOW DROPOUT

CLOCK

DOUBLER

VCO STATUS

P, P + 1

PRESCALER

N DIVIDER

ZERO DELAY BLOCK

DIVIDE BY 1,

2, 3, 4, 5, OR 6

0 1

PLL参考监控器具有两个阈值频率：正常和扩展(见表17)。参考频率监控阈值通过0x01F选择。

REFMON

DISTRIBUTION

REFERENCE

DIVIDER

A/B

COUNTERS

图47. 参考和VCO状态监控器

PROGRAMMABLE

N DELAY

FROM CHANNEL

DIVIDER 0

LOCK

DETECT

R DELAY

PROGRAMMABLE

PHASE

FREQUENCY

DETECTOR

PLL

REFERENCE

CHARGE

HOLD

PUMP

STATUS

VS_DRV

07213-070

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AD9520-0

VCO校准

为确保AD9520能在整个工艺和温度范围内正常工作，必须校准片内VCO。VCO校准由一个采用REFIN分频时钟工作的校准控制器控制。校准要求正确设置PLL以便锁定PLL环路，并且REFIN时钟存在。REFIN时钟必须来自AD9520外部的一个稳定时钟源。

VCO校准方式有两种：上电时自动执行和手动执行。当 EEPROM被设置为自动加载EEPROM中的预编程值时， VCO校准将自动执行。为使自动校准成功完成，上电时必

须提供一个有效参考。如果没有，用户必须手动校准 VCO。

在AD9520上电或复位后的首次初始化期间，设置0x018[0] = 1b将启动手动VCO校准序列。这可以作为执行更新寄存器(0x232[0] = 1b)之前的初始设置的一部分来完成。初始设置完成后，就会启动VCO校准序列：复位0x018[0] = 0b，执行一个更新寄存器操作，设置0x018[0] = 1b，再执行一个更新寄存器操作。一个回读位(0x01F[6])通过返回逻辑真值 (即1b)，指示VCO校准已完成。

VCO校准的操作顺序如下：

1. 将PLL寄存器编程为PLL环路所需的正确值。注意，在 VCO校准期间，VCO分频器(0x1E0[2:0])不得被设置为静态。

2. 在上电或复位后的寄存器初始设置期间，设置0x018[0] = 1b将启动VCO校准。然后，只要需要校准，就应设置 0x018[0] = 0b，更新寄存器，然后设置0x018[0] = 1b，更新寄存器。

3. 内部启动SYNC操作，使输出进入正常SYNC功能操作决定的静止状态。

4. VCO校准到请求的VCO频率所需的设置。

5. 内部释放SYNC信号，使输出继续提供时钟。

6. PLL环路闭合。

7. PLL锁定。

VCO校准期间会执行SYNC，因此，AD9520的输出在校准

期间保持静态，防止产生不需要的频率。然而，在VCO校准结束时，输出可能在PLL环路完全建立之前就恢复提供时钟。

校准分频器将PFD频率(参考频率除以R)降频至校准时钟。校准频率等于PFD频率除以校准分频器设置。VCO校准时钟频率越低，则完成校准所需的时间越长。

VCO校准时钟频率的计算公式如下：

CAL_CLOCK

= f

REFIN

/(R × cal_div)

其中：

为REFIN信号的频率。

REFIN

R为R计数器的值。 cal_div为VCO校准分频器设置的分频比(0x018[2:1])。用户应选择适当的校准分频比，使得校准频率小于6.25 MHz。表30给出了适当的校准分频值。

表30. 不同鉴相器频率下的VCO校准分频值

PFD速率(MHz) 推荐的VCO校准分频值

<12 任意 12至25 4, 8, 16 25至50 8, 16 50至100 16

VCO校准需要4400个校准时钟周期，因此，用PLL参考时钟周期表示的VCO校准时间为：

VCO校准时间 = 4400 × R × cal_div(PLL参考时钟周期)

当PLL设置改变时，AD9520不会自动重新校准VCO，这使得用户能够灵活地决定以何种顺序设置寄存器，以及何时启动校准，而不是只要某些PLL寄存器的值发生变化，就会执行校准。例如，可以少量改变VCO频率，而不必执行自动校准，但这样做应谨慎，用户必须知道VCO控制电压不会超过标称最佳性能限值，数百kHz的步进是可行的，但数MHz可能不行。此外，校准程序会导致VCO频率迅速改变，因此分配部分自动进入SYNC状态，直到校准完成为止。所以，必须认识到输出会暂时丢失。

下列情况下应启动VCO校准：

• 更改PLL R、P、B、A分频器设置或者PLL参考时钟频率改变之后。这实际上是指PLL寄存器或参考时钟改，导致VCO频率改变。

• 需要进行系统校准时。VCO能够在极端温度下正常工

作，即使首次校准是在相反的极端温度下进行。然而，如有需要，可以随时启动VCO校准。

VCO校准时钟分频器的设置如表53所示(0x018[2:1])。

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AD9520-0

REFIN/

REFIN

CLK/CLK

DIVIDERRDELAY

DIVIDERNDELAY

REG 0x01E[1] = 1

MUX1

ZERO DELAY FEEDBACK CLOCK

DIVIDE BY 1,

2, 3, 4, 5, OR 6

0 1

PFD CP

INTERNAL FEEDBACK PATH

EXTERNAL FEEDBACK PATH

MUX3

REG 0x01E[0]

ZERO DELAY

CHANNEL DIVIDER 0

CHANNEL DIVIDER 1

CHANNEL DIVIDER 2

CHANNEL DIVIDER 3

AD9520

LOOP

FILTER

OUT0 TO OUT2

OUT3 TO OUT5

OUT6 TO OUT8

OUT9 TO OUT11

7213-053

图48. 零延迟功能

零延迟操作

零延迟操作能够使输出时钟的相位与外部PLL参考输入的相位对齐。AD9520有两种零延迟模式：内部和外部。

内部零延迟模式

AD9520的内部零延迟功能是通过将通道分频器0的输出反馈至PLL N分频器来实现的。图48中，内部零延迟模式的信号路由变化如蓝色线所示。

内部零延迟模式通过设置寄存器0x01E[2:1] = 01b进行选择。在默认内部零延迟模式下，通道分频器0的输出通过Mux3 和Mux1(图48蓝色线所示的反馈路径)返回PLL(N分频器)。 PLL使通道分频器0的输出相位/边沿与参考输入的相位/边沿同步。用户也可以通过更改寄存器0x01E[4:3]的值，指定通道分频器1、通道分频器2或通道分频器3为零延迟反馈。

由于通道分频器彼此同步，因此通道分频器的输出与参考输入同步。PLL内的R延迟和N延迟均可以用来补偿输出驱动器和PLL元件的传播延迟，使得时钟输出与参考输入之间的相位偏移最小，从而实现零延迟。

外部零延迟模式

AD9520的外部零延迟功能是通过将一路时钟输出反馈至 CLK输入，最终回到PLL N分频器来实现的。图48中，外部

零延迟模式的信号路由变化如红色线所示。

外部零延迟模式通过设置0x01E[2:1] = 11进行选择。在外部零延迟模式下，12路输出时钟(OUT0至OUT11)中的一路可以通过CLK/CLK引脚，以及通过Mux3和Mux1返回PLL(N分频器)。反馈路径如图48中的红色线所示。

PLL使反馈输出时钟的相位/边沿与参考输入的相位/边沿同步。由于通道分频器彼此同步，因此时钟输出与参考输入同步。PLL内的R延迟和N延迟均可以用来补偿PLL元件的传播延迟，使得反馈时钟与参考输入之间的相位偏移最小。

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AD9520-0

CLK CLK

DISTRIBUTION

MODE 0 (INTERNAL VCO MODE)

PLL

DIVIDE BY 1,

2, 3, 4, 5, OR 6

0 1

CLOCK

CLOCK DISTRIBUTION

CLK CLK

MODE 1 (CLOCK DISTRIBUTION MODE)

图49. 三种时钟分配工作模式的简图

时钟分配

一个时钟通道由共享一个分频器的三路LVPECL时钟输出或六路CMOS时钟输出组成。一路时钟输出包括多个驱动器，这些驱动器连接到多个输出引脚。时钟输出引脚提供

LVPECL或CMOS输出。

AD9520有四个时钟通道，每个通道都有自己的可编程分频

器，以便对施加于输入端的时钟频率进行分频。通道分频器可以在1到32范围内进行整数分频。

DIVIDE BY 1,

2, 3, 4, 5, OR 6

0 1

DISTRIBUTION

CLOCK

PLL

CLOCK DISTRI-

BUTION

CLK CLK

DISTRIBUTION

MODE 2 (HF CLOCK DISTRIBUTION MODE)

PLL

DIVIDE BY 1,

2, 3, 4, 5, OR 6

0 1

CLOCK

工作模式

时钟分配有三种工作模式，如图49所示。其中一种模式使用内部VCO，另外两种模式则旁路内部VCO并使用 CLK/CLK引脚提供的信号。

在模式0(内部VCO模式)下，有两条信号路径可用。在第一条路径中，VCO信号被送至VCO分频器，然后输入各通道分频器。在第二条路径中，用户旁路VCO和通道分频器，将VCO信号直接送至驱动器。

CLOCK DISTRI-

BUTION

07213-054

AD9520有一个VCO分频器，它对VCO输出进行1、2、3、 4、5或6分频，然后输入各通道分频器。VCO分频器有两方面作用。一是将通道分频器的最大输入频率限制在1.6 GHz；二是让AD9520仅利用一个简单的后置分频器就能产

生非常低的频率。连接到CLK输入的外部时钟信号也可以使用VCO分频器。

根据当前设定的分频比，通道分频器支持多种占空比选择。也就是说，对于任何特定的分频比D，分频器的输出可以在N + 1个输入时钟周期内设为高电平，在M + 1个输入时钟周期内设为低电平(其中D = N + M + 2)。例如，5分频输出可以在一个分频器输入周期内为高电平，在四个周期内为低电平，或者在三个周期内为高电平，在两个周期内为低电平。当然还有其它可能的组合。

通道分频器包括一个占空比校正功能，可以禁用该功能。与上述可选占空比相比，该功能可以校正奇数分频引起的非50%占空比，但它要求分频比按照M = N + 1进行设置。

此外，通道分频器支持设置粗调相位偏移或延迟。根据所选的分频比，输出最多可以延迟15个输入时钟周期。例如，如果通道分频器的输入频率为1 GHz，则通道分频器输出最多可以延迟15 ns。分频器输出还可以设置为以高电平或以低电平启动。

选择CLK为时钟源时，如果CLK频率小于通道分频器最大输入频率(1600 MHz)，则不必使用VCO分频器，否则就必须使用VCO分频器以降低输入通道分频器的频率。

表31说明了如何选择VCO、CLK和VCO分频器。0x1E1[1:0] 选择通道分频器时钟源，并决定是否使用VCO分频器。无法选择VCO而不使用VCO分频器。

表31. 工作模式

0x1E1

模式 [1] [0] 通道分频器时钟源 VCO分频器 2 0 0 CLK 使用 1 0 1 CLK 不用 0 1 0 VCO 使用

1 1 不允许不允许

CLK或VCO直接至LVPECL输出

可以将内部VCO或CLK(被选为VCO分频器输入的时钟源) 直接连接到LVPECL输出。这种配置可以将高达VCO最高频率的频率直接送至LVPECL输出端。然而，在最高频率时， LVPECL输出可能无法满足表4中的V

要求。

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可以选择内部VCO或CLK作为直接至输出信号路由的时钟源。要将LVPECL输出直接连接到内部VCO或CLK，用户必须选择VCO分频器作为分配部分的来源，无论有无通道使用它。

表32. 直接将VCO分频器输入路由至输出

寄存器设置选择

0x1E1[1:0] = 00b CLK为时钟源；选择VCO分频器 0x1E1[1:0] = 10b VCO为时钟源；选择VCO分频器 0x192[1] = 1b 直接至输出OUT0、OUT1、OUT2 0x195[1] = 1b 直接至输出OUT3、OUT4、OUT5 0x198[1] = 1b 直接至输出OUT6、OUT7、OUT8 0x19B[1] = 1b 直接至输出OUT9、OUT10、OUT11

时钟分频

总分频比由VCO分频器(使用时)和通道分频器组合而成。使用VCO分频器时，从VCO或CLK到输出的总分频比为

VCO分频比(1、2、3、4、5和6)与通道分频比的乘积。表 33说明了一个通道的分频比是如何设置的。

表33. 分频比

选择CLK或

VCO

CLK或VCO 输入 CLK或VCO 输入 CLK或VCO 输入 CLK或VCO 输入

CLK CLK（内部 VCO关闭） CLK（内部 VCO关闭）

旁路VCO分频器(0x1E1[0] = 1)不同于VCO分频比 = 1。

馈入输出驱动器的通道分频器包括一个2至32分频器，该分频器提供1至32分频，1分频是通过旁路分频器实现的。这些分频器还提供可编程占空比，当分频比为奇数时，可以使用占空比校正功能。相位偏移或延迟可以输入时钟周期为增量进行选择。通道分频器的输入信号频率最高可达 1600 MHz。分频器的特性和设置通过设置适当的设置和控制寄存器进行选择(见表49至表60)。

VCO分频器设置

1至6

1至6 2至32 禁用

2至6 旁路禁用 (2至6) × (1)

1 旁路禁用

旁路VCO 分频器

通道分频器设置

无关

旁路

2至32

直接至输出设置

使能 1

无关

最终分频比

(1至6) × (2至32)

输出静态 (无效状态)

2至32

AD9520-0

VCO分频器

VCO分频器提供内部VCO或外部CLK输入与时钟分配通道分频器之间的分频功能，分频比可以设置为1、2、3、4、5 或6(见表56的0x1E0[2:0])。然而，当VCO分频比设为1时，任何一个通道输出分频器都无法旁路。

也可以将VCO分频器设置为静态，这在唯一需要的输出频率就是VCO频率的应用中很有用。将VCO分频器设置为静态可以提高宽带无杂散动态范围(SFDR)。如果VCO分频器在VCO校准期间为静态，则不会有输出信号。因此，建议用户在VCO校准期间将VCO分频器设置为非静态，然后在 VCO校准完成后，将VCO分频器设置为静态。

为实现同样的SFDR性能，推荐的替代方案是将VCO分频比设置为1并使能VCO直接模式，这使得用户能够用所需的值设置EEPROM，并且在VCO校准完成后无需采取进一步措施。

通道分频器

三路LVPECL输出组成一组，每组输出由一个通道分频器驱动，共有4个通道分频器(0、1、2和3)驱动12路LVPECL输出 (OUT0至OUT11)。表34列出了用于设置这些分频器的分频比和其它功能的寄存器位置。分频比由M和N的值设置。将旁路位置1可以旁路分频器(相当于1分频，分频器电路关断)。根据禁用分频器DCC位的设置，可以使能或禁用占空比校正功能。

表34. 输出分频器的设置D

分频器低周期M 高周期N 旁路

0 0x190[7:4] 0x190[3:0] 0x191[7] 0x192[0] 1 0x193[7:4] 0x193[3:0] 0x194[7] 0x195[0] 2 0x196[7:4] 0x196[3:0] 0x197[7] 0x198[0] 3 0x199[7:4] 0x199[3:0] 0x19A[7] 0x19B[0]

通道分频(0、1、2和3)

对于每个通道(通道号x为0、1、2或3)，分频比DX由M和N 的值(每个值有4位，代表十进制0到15)设置，其中：

Number of Low Cycles = M + 1 Number of High Cycles = N + 1

高电平和低电平周期数是指当前送至通道分频器输入端的时钟信号(VCO分频器输出或CLK)的周期数。

当分频器被旁路时，D

其它情况下，DX =(N + 1)+(M + 1) = N + M + 2。因此，各通道分频器的分频比可以是1到32范围内的任何整数。

= 1。

禁用分频器DCC

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AD9520-0

占空比和占空比校正

通道输出端时钟信号的占空比是下列某些或全部条件的结果：

• 通道的M和N值

• DCC使能/禁用

• VCO分频器使能/旁路

• CLK输入占空比(注意内部VCO具有50%的占空比)

各通道分频器的DCC功能默认使能。然而，通过将各通道的禁用分频器DCC位置1，可以独立禁用各通道的DCC功能。

通道分频器的某些M和N值会导致占空比不是50%。对于偶数分频，如果M ≠ N，则也可能产生非50%的占空比。占空比校正功能自动将通道分频器输出的非50%占空比校正为 50%占空比。

占空比校正需要下列通道分频器条件：

• 偶数分频必须设置为M = N

• 奇数分频必须设置为M = N + 1

当未旁路或未被DCC功能校正时，各通道分频器输出的占空比为用百分数表示的数值(N + 1)/(N + M + 2)。

不同配置下通道分频器输出的占空比如表35至表38所示。

表35. 通道分频器输出占空比：VCO分频比 ≠ 1、输入占空比为50%

输出占空比

VCO

分频器

偶数

奇数 = 3

奇数 = 5

偶数、奇数

N + M + 2 禁用分频器DCC = 1

旁路通道分频器旁路通道分频器旁路通道分频器

偶数 (N + 1)/(N + M + 2)

奇数 (N + 1)/(N + M + 2)

50% 50%

33.3% 50%

40% 50%

禁用分频器

DCC = 0

50%，要求 M = N 50%，要求 M = N + 1

表36. 通道分频器输出占空比：VCO分频比 ≠ 1、输入占空比为X%

输出占空比

VCO 分频器

偶数

奇数 = 3

奇数 = 5

偶数偶数

偶数奇数

奇数 = 3 偶数

奇数 = 3 奇数

奇数 = 5 偶数

奇数 = 5 奇数

N + M + 2

旁路通道分频器

禁用分频器

DCC = 1

50% 50%

33.3% (1 + X%)/3

40% (2 + X%)/5

(N + 1)/ (N + M + 2)

禁用分频器DCC = 0

50%，要求M = N

50%，要求M = N + 1

50%，要求M = N

(3N + 4 + X%)/(6N + 9)，要求M = N + 1 50%，要求M = N

(5N + 7 + X%)/(10N + 15)，要求M = N + 1

表37. 通道分频器输出占空比：VCO分频器使能并且置1

输出占空比

输入时钟占空比

任意偶数

50% 奇数

X% 奇数

N + M + 2

禁用分频器

DCC = 1

(N + 1)/ (M + N + 2)

禁用分频器DCC = 0

50%，要求M = N

50%，要求M = N + 1

(N + 1 + X%)/(2 × N + 3)，

要求M = N + 1

注意：当VCO分频比 = 1时，必须使能通道分频器。

表38. 通道分频器输出占空比：旁路VCO分频器

输出占空比

输入时钟占空比

任意

任意偶数

50% 奇数

X% 奇数

N + M + 2

旁路通道分频器

禁用分频器

DCC = 1

同输入占空比同输入占空比

(N + 1)/ (M + N + 2)

禁用分频器DCC = 0

50%，要求M = N

50%，要求M = N + 1

(N + 1 + X%)/(2 × N + 3)，要求M = N + 1

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AD9520-0

内部VCO的占空比为50%。因此，当VCO直接连接到输出端时，占空比为50%。如果CLK输入直接路由到输出端，则输出占空比与CLK输入相同。

相位偏移或粗调时间延迟

通过设置寄存器位(见表39)，可以设置各通道分频器的相位偏移或粗调时间延迟。这些设置决定通道分频器输出的上升沿偏移或延迟的时间，该时间用通道分频器输入频率的周期数(连续上升沿)表示。这一延迟是相对于无延迟的输出(即相位偏移为0)而言，延迟量由载入相位偏移(PO)寄存器的5位加上各通道分频器的高电平启动(SH)位设置。当高电平启动位置1时，延迟还受分频器的低电平周期数(M) 影响。

为使相位偏移有效，必须使用SYNC功能(参见“同步输出— SYNC功能”部分)。

表39. 设置相位偏移和分频比

分频器

高电平启动(SH)

相位偏移

(PO)

低周期M 高周期N

0 0x191[4] 0x191[3:0] 0x190[7:4] 0x190[3:0] 1 0x194[4] 0x194[3:0] 0x193[7:4] 0x193[3:0] 2 0x197[4] 0x197[3:0] 0x196[7:4] 0x196[3:0] 3 0x19A[4] 0x19A[3:0] 0x199[7:4] 0x199[3:0]

令

= 延迟(秒)

= 延迟(DX输入时钟信号的周期数)

= 分频器DX的输入时钟信号的周期(秒)

Φ = 16 × SH[4] + 8 × PO[3] + 4 × PO[2] + 2 × PO[1] + 1 × PO[0]

CHANNEL

DIVIDER INPUT

DIVIDER 0

DIVIDER 1

DIVIDER 2

0 1 2 3 456 7 8 9 10 11 12 13 14 15

CHANNEL DIVIDER OUTPUTS

SH = 0 PO = 0

SH = 0 PO = 1

SH = 0 PO = 2

图50. 粗调相位偏移(或延迟)的效果

DIV = 4, DUTY = 50%

1 × Tx 2 × Tx

同步输出—SYNC功能

AD9520的时钟输出可以彼此同步。如果某路输出不需要同步，可以将其从同步中排除。要想同步，必须按照预设的一组静态条件设置未排除的输出，这些条件包括给定通道分频器的分频比和相位偏移。这样，用户就能为各通道分频器指定不同的分频比和相位偏移。释放SYNC引脚后，输出可以继续在预设条件下提供时钟。

输出同步可以通过多种方式执行：

• 将SYNC引脚拉低，然后释放(手动同步)。

• 设置然后复位以下三位中的任何一位：软SYNC(0x230

[0])、软复位位(0x000[5][镜像])和关断分配参考(0x230 [1])。

• 输出同步可以作为芯片上电序列的一部分来执行。

• 将RESET引脚拉低，然后释放(芯片复位)。

• 将PD引脚拉低，然后释放(芯片关断)。

07213-071

通道分频比设置为：N = 高电平周期数，M = 低电平周期数。

第一种情况

当 Φ ≤ 15,

= Φ × TX

= Δt/TX = Φ

第二种情况

当 Φ ≥ 16,

= (Φ − 16 + M + 1) × T

Δc = Δt/TX

通过为各分频器指定不同的相位偏移，便可设置以通道分频器输入时钟周期为增量的输出间延迟。图50显示了设置这样一种输出间粗调偏移的结果。

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• 每当校准VCO时，内部SYNC信号都会在校准开始时自动置位，然后在校准完成时释放。

执行SYNC功能的最常见方式是使用SYNC引脚手动同步输出，这要求在SYNC引脚上提供一个趋低信号，它保持低电平，然后在需要同步时释放。SYNC操作的时序如图51(使用VCO分频器)和图52(不使用VCO分频器)所示。由于 SYNC信号相对于AD9520内部时钟沿的异步特性，通道分频器的输入存在最多1个时钟周期的不确定性。

AD9520-0

从SYNC上升沿到同步输出时钟开始的流水线延迟等于14到 15个通道分频器输入时钟周期加上1个VCO分频器输入周期

(见图51)，或者加上一个通道分频器输入周期(见图52)，具体取决于是否使用VCO分频器。周期数从信号的上升沿开始计数。此外还有从SYNC信号到内部同步逻辑的1.2 ns(典型值)延迟，以及输出驱动器的传播延迟。对于LVPECL驱动器，传播延迟约为100 ps；对于CMOS驱动器，传播延迟约为1.5 ns。

执行SYNC功能的另一个常见方式是设置然后复位软SYNC 位(0x230[0])。设置和复位软SYNC位均要求执行更新所有寄存器(0x232[0] = 1b)操作。

SYNC操作首先将所有未被排除(通过忽略SYNC位)的输出设为预设状况，然后才允许输出开始同步提供时钟。预设

状况考虑到了各通道高电平启动位和相位偏移的设置，这些设置既适用于SYNC操作正在进行时各路输出的静止状态，也适用于SYNC操作完成后各路输出又开始提供时钟时的状态和相对相位。在输出之间和同步之后，可以设置相位偏移。

AD9520的差分LVPECL输出三路一组，共分四组，各组共享一个通道分频器。对于CMOS输出，各LVPECL差分对可以配置为2路单端CMOS输出。同步条件适用于所有属于同一通道分频器的驱动器。

通过将通道的忽略SYNC位置1，可以将各通道(分频器及其输出)从SYNC操作中排除。设置忽略SYNC的通道(排除在外的通道)在SYNC操作期间不会将其输出设为静态，而且其输出不与包括在内的通道的输出同步。

CHANNEL DIVIDE

OUTPUT CLOCKING

INPUT TO VCO DIVIDER

INPUT TO CHANNEL DIVIDER

YNC PIN

OUTPUT OF

CHANNEL DIVIDER

OUTPUT CLOCKING

INPUT TO CLK

INPUT TO CHANNEL DIVIDER

CHANNEL DIVIDER OUTPUT STATIC

1 2 3 4 5 6 7

14 TO 15 CYCLES AT CHANNEL DIVIDER INPUT + 1 CYCLE AT VCO DIVIDER INPUT

9 10

图51. 使用VCO分频器时的SYNC时序流水线延迟(CLK或VCO为输入)

CHANNEL DIVIDER OUTPUT STATIC

1 2 3 4 5 6 7

9 10

13 14

CHANNEL DIVIDE

OUTPUT CLOCKING

CHANNEL DIVIDE

OUTPUT CLOCKING

07213-073

SYNC PIN

OUTPUT OF

CHANNEL DIVIDER

14 TO 15 CYCLES AT CHANNEL DIVIDER INPUT + 1 CYCLE AT CLK INPUT

07213-074

图52. 不使用VCO分频器时的SYNC时序流水线延迟(仅CLK为输入)

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LVPECL输出驱动器

LVPECL差分电压(V 行选择，参见寄存器0x0F0至寄存器0x0FB的位1和位2。 LVPECL输出具有专用电源引脚(VS_DRV)，允许使用独立的电源。VS_DRV的范围为2.5 V至3.3 V。

LVPECL输出极性可以设置为同相或反相，在应用中，无需更改电路板布局便可调整输出的相对极性。各路LVPECL输出可以根据需要关断或上电。LVPECL输出级的架构导致它在某些关断条件下可能会发生电气过应力和击穿问题。

因此，LVPECL输出有两种关断模式：完全关断和安全关断。

在完全关断模式下，所有输出驱动器同时关闭。如果输出引脚上存在一个外部电压偏置网络(如戴维宁等效终端等)，则不得使用这种模式，因为它会导致关断的输出上出现直流电压。然而，当LVPECL驱动器仅采用下拉电阻端接时，则可以使用完全关断模式。设置0x230[1] = 1可激活完全关断模式。

主要关断模式是安全关断模式。在关断期间，这种模式仍能继续保护输出器件。激活安全关断模式有三种方法：将各驱动器的关断位置1；独立关断各输出通道(属于该通道的所有驱动器自动关断)；以及激活休眠模式。

SW1B SW1A

200ΩR1200Ω

图53. 简化的LVPECL输出等效电路

)可在约400 mV到960 mV的范围内进

SW2

4.4mA

QN1

OUT

QN2

OUT

07213-058

AD9520-0

CMOS输出驱动器

用户可以将各路LVPECL输出配置为一对CMOS输出，该器件最多可提供24路CMOS输出。当一路输出被配置为CMOS 输出时，CMOS输出A和CMOS输出B自动开启。对于给定的差分对，CMOS输出A或输出B可以分别独立开启或关闭。用户也可以选择CMOS输出的相对极性，设置反相和同相的任意组合(参见寄存器0x0F0至寄存器0x0FB)。

用户可以根据需要关断各CMOS输出以省电。CMOS输出关断由使能CMOS输出寄存器(0x0F0[6:5]至0x0FB[6:5])分别控制。关断时，CMOS驱动器处于三态。

S_DRV

OUT1/ OUT1

07213-035

图54. CMOS等效输出电路

复位模式

AD9520可以通过上电复位(POR)和其它几种方式使芯片复位。

上电复位

在芯片上电期间，当VS达到约2.6 V (<2.8 V)时，会发出一个上电复位脉冲，将芯片复位到EEPROM中存储的设置 (EEPROM引脚 = 1)或片内设置(EEPROM引脚 = 0)。上电时，AD9520还会执行SYNC操作，根据默认设置将输出的相位对齐。内部产生上电复位脉冲信号后，大约需要70 ms 输出才会开始切换。

通过RESET引脚进行硬件复位

通过RESET引脚进行硬件复位(短暂拉低RESET可执行异步硬复位)，可以将芯片复位到EEPROM中存储的设置 (EEPROM引脚 = 1)或片内设置(EEPROM引脚 = 0)。硬复位也会执行SYNC操作，根据默认设置将输出的相位对齐。当 EEPROM无效(EEPROM引脚 = 0)时，发出RESET后大约经过2 μs输出就会开始切换。当EEPROM有效(EEPROM引脚 = 1) 时，拉高RESET后大约需要20 ms输出就会切换。

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AD9520-0

通过串行端口进行软复位

串行端口控制寄存器支持软复位，方法是将寄存器0x000的位2和位5置1。当位5和位2置1时，芯片进入软复位模式，恢复到EEPROM中的设置(EEPROM引脚 = 1) 或片内设置 (EEPROM引脚 = 0) ，寄存器0x000除外。这些位自动清0。内部复位期间，输出保持静态。

• 在单端模式下，参考输入缓冲器关闭，直流偏置电路关闭。

• 所有分频器均关闭。

• 所有CMOS输出处于三态。

• 所有LVPECL输出处于安全关断模式。

通过串行端口软复位到EEPROM中的设置(EEPROM引脚= 0时)

当EEPROM引脚 = 1时，通过0xB02[1]可以将芯片复位到 EEPROM中的设置。此位自动清0。当EEPROM引脚 = 0

时，此位不起任何作用。So_EEPROM寄存器清0后，大约需要20 ms输出才会开始切换。

关断模式

通过PD关断芯片

通过拉低PD引脚，可以使AD9520进入关断状态，从而关闭AD9520内部的大部分功能和电流。在重新拉高PD引脚之前，芯片将一直处于关断状态。离开关断模式后， AD9520返回到关断前其寄存器中的设置，除非在PD引脚为低电平期间，寄存器被新设置更改。

关断芯片会关闭芯片上的电流，但保持LVPECL输出处于安全关断模式所需的偏置电流除外。LVPECL偏置电流用于保护LVPECL输出电路免受三态时某些终端和负载配置可能引起的损害。由于这不是完全关断，因此可称之为休眠模式。AD9520含有特殊电路，可防止芯片进入或退出休眠模式时输出上出现不良脉冲。

当AD9520处于PD关断模式时，芯片的状态如下：

• PLL关闭(异步关断)

• VCO关闭

• CLK输入缓冲器关闭，但CLK输入直流偏置电路开启。

• 在差分模式下，参考输入缓冲器关闭，直流偏置电路

仍然开启。

• 串行控制端口有效，芯片可以响应命令。

PLL关断

AD9520的PLL部分可以选择性关断。PLL关断模式通过寄存器0x010[1:0]设置，分为两种：异步关断和同步关断。

在异步关断模式下，寄存器一旦更新，器件就会关断。在同步关断模式下，PLL关断受电荷泵控制，防止发生不需要的跳频。寄存器更新后，器件在下一个电荷泵事件发生时进入关断状态。

分配关断

通过写入0x230[1] = 1b以关闭分配部分的偏置电流，可以关断分配部分。如果LVPECL关断模式为正常工作(0b)，则 LVPECL输出上的低阻抗负载在关断期间可能会消耗相当大的电流。如果LVPECL关断模式被设为1b，则LVPECL输出不存在反向偏置保护，在某些终端条件下可能会受损。

各时钟输出独立关断

通过写入相应的寄存器，可以关断任意时钟分配输出，使其进入安全关断模式。寄存器映射详细说明了各路输出的关断设置，参见寄存器0x0F0[0]至寄存器0x0FD[0]。

各时钟通道独立关断

通过写入相应的寄存器，可以关断任意时钟分配通道。关断一个时钟通道与关断一个驱动器相似，但前者更省电，因为分频器也被关断。关断时钟通道还会自动关断与之相连的驱动器。寄存器映射详细说明了各输出通道的关断设置，参见寄存器0x192[2]、0x195[2]、0x198[2]和0x19B[2]。

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串行控制端口

AD9520串行控制端口是一种灵活的同步串行通信端口，可以很方便地与多种工业标准微控制器和微处理器接口。该

端口兼容大多数同步传输格式，包括Philips I

和Intel® SSR协议。AD9520 I2C方案的两个规格与传统

SPI I2C规格有差异，如本数据手册的表14所示。通过此串行控

制端口，可以对所有配置AD9520的寄存器进行读/写操作。

SPI/I2C端口选择

AD9520有两个串行接口：SPI和I2C。用户可以选择SPI或

C，具体取决于三逻辑电平(高、开路、低)输入引脚SP1和SP0

I 的状态。当SP1和SP0均为高电平时，SPI接口使能。在其它

情况下，I 宽)设置，如表40所示。从机地址的4个 MSB是硬件编码

1011，3个LSB由SP1和SP0引脚编程。

C接口使能，它具有8个不同的I2C从机地址(7位

C、Motorola®

AD9520-0

I2C总线特性

表41. I

C总线定义

缩写定义

S 起始 Sr 重复起始 P A A W 写 R 读

对于所传输的每个数据位，都会在SCL时钟线上产生一个脉冲。

SDA线上的数据在时钟的高电平期间不得改变。只有当SCL 线上的时钟为低电平时，数据线的状态才能改变。

停止应答不应答

表40. 串行端口模式选择

SP1 SP0 地址

低电平 Low I²C, 1011000 低电平 Open I²C, 1011001 低电平 High I²C, 1011010 开路 Low I²C, 1011011 开路 Open I²C, 1011100 开路 High I²C, 1011101 高电平 Low I²C, 1011110 高电平 Open I²C, 1011111 高电平 High SPI

I2C串行端口操作

AD9520 I2C端口基于I2C快速模式标准。AD9520支持两种

C协议：标准模式(100 kHz)和快速模式(400 kHz)。

AD9520 I2C端口是一个双线接口，由一条串行数据线(SDA)

和一条串行时钟线(SCL)构成。在I

C总线系统中，AD9520

作为从机连接到串行总线(数据总线SDA和时钟总线SCL)，这意味着AD9520不产生时钟。AD9520采用16位(两个字节) 直接存储器寻址，而不是传统的8位(一个字节)存储器寻址。

SDA

SCL

DATA LINE

STABLE;

DATA VALID

CHANGE OF DATA

ALLOWED

图55. 有效位传输

起始条件是SCL处于高电平时，SDA线上发生的高电平至低电平跃迁。起始条件始终由主机产生，用于启动数据传输。

停止条件是SCL处于高电平时，SDA线上发生的低电平至高电平跃迁。停止条件始终由主机产生，用于结束数据传输。

SDA

SCL

START

CONDITION

图56. 起始条件和停止条件

STOP

CONDITION

SDA线上的字节始终为8位长。每个字节之后必须跟随一个应答位。字节以MSB优先方式发送。

7213-160

07213-161

应答位是附加到任何8位数据字节的第九个位。应答位始终由接收器件(接收方)产生，用于通知发送方已收到该字节。其实现方法是在每8位数据字节后的第9个时钟脉冲期间拉低SDA线。

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SDA

AD9520-0

MSB

ACKNOWLEDGE FROM

SLAVE-RECEIVER

ACKNOWLEDGE FROM

SLAVE-RECEIVER

SCL

SDA MSB = 0

SCL

1 2 8 9 1 2 83 TO 73 TO 7 9 10

ACKNOWLEDGE FROM

SLAVE-RECEIVER

1 2 8 9 1 2 83 TO 73 TO 7 9 10

图58. 数据传输过程(主机写模式，使用2字节传输进行说明)

SDA

SCL

MSB = 1

ACKNOWLEDGE FROM

MASTER-RECEIVER

1 2 8 9 1 2 83 TO 73 TO 7 9 10

图59. 数据传输过程(主机读模式，使用2字节传输进行说明)

不应答位是附加到任何8位数据字节的第九个位。不应答位始终由接收器件(接收方)产生，用于通知发送方未收到该字节。其实现方法是在每8位数据字节后的第9个时钟脉冲期间保持SDA线为高电平状态不变。

数据传输过程

主机通过置位起始条件来发起数据传输。这样，随后就会

发生数据流。连接到串行总线的所有I

C从机都会响应起始

条件。

然后，主机通过SDA线发送一个8位地址字节，它由7位从机地址(MSB优先)和一个读写(R/W)位组成。读写位决定数据传输的方向，即数据写入还是读取从机(0 = 写，1 = 读）。

地址与所发送地址对应的外设以一个应答位响应。在选定器件等待读写数据期间，总线上的所有其它器件保持空闲状态。如果R/W位为0，则主机(发送方)写入从机(接收方)。如果R/W位为1，则主机(接收方)读取从机(发送方)。

这些命令的格式参见“数据传输格式”部分所述。

图57. 应答位

07213-162

ACKNOWLEDGE FROM

SLAVE-RECEIVER

07213-163

NO ACKNOWLEDGE

FROM

SLAVE-RECEIVER

07213-164

然后，主机(写入模式)或从机(读取模式)以9个时钟脉冲(8 位数据字节后跟1个来自接收器件的应答位)的格式通过串行总线发送数据。每次传输能够发送的字节数不受限制。在写入模式下，紧随从机地址字节之后的前两个数据字节是内部存储器(控制寄存器)地址字节，高位字节地址优

先。这种寻址方案的存储器地址数量最多为2

− 1 = 65,535。

两个存储器地址字节之后的数据字节是写入控制寄存器的寄存器数据。在读取模式下，从机地址字节之后的数据字节是从控制寄存器读取的寄存器数据。

读取或写入所有数据字节之后，停止条件随即建立。在写入模式下，主机(发送方)在从机(接收方)最后一个数据字节的应答位之后的第10个时钟脉冲期间置位停止条件以结束数据传输。在读取模式下，主机(接收方)接收从机(发送方) 最后一个数据字节，但在第9个时钟脉冲期间不拉低数据线，这称为不应答位。接收到不应答位时，从机得知数据传输已结束，从而释放SDA线。主机随后在第10个时钟脉冲前的低电平期间拉低数据线，然后在第10个时钟脉冲期间拉高数据线，以置位停止条件。

重复起始(Sr)条件可以代替停止条件。此外，起始或停止条件可以随时发生，未完整传输的字节会被丢弃。

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AD9520-0

数据传输格式

发送字节格式——发送字节协议用于设置后续命令的寄存器地址。

S 从机地址 W A RAM地址高位字节 A RAM地址低位字节 A P

写入字节格式——写入字节协议用于将寄存器地址写入RAM，从指定RAM地址开始。 s.

S 从机地址 W A

RAM地址高位字节

RAM地址低位

字节

A RAM数据0 A RAM数据1 A RAM数据2 A P

接收字节格式——接收字节协议用于从RAM读取数据字节，从当前地址开始。

S 从机地址 R A RAM数据0 A RAM数据1 A RAM数据2

读取字节格式——发送字节和接收字节的合并格式。

S 从机地址 W A

RAM地址高位字节

RAM地址低位

字节

A Sr 从机地址 R A

RAM 数据0

RAM

数据1

RAM 数据2

I2C串行端口时序

SDA

SPIKE

RISE

IDLE

SCL

FALL

LOW

SET; DAT

RISE

FALL

HLD; STR

S Sr P S

HLD; DAT

HIGH

表42. I

C时序定义

参数描述

I2C时钟频率

I2C

停止与起始条件之间的总线空闲时间

IDLE

重复起始条件的保持时间

HLD; STR

重复起始条件的建立时间

SET; STR

停止条件的建立时间

SET; STP

数据保持时间

HLD; DAT

数据建立时间

SET; DAT

SCL时钟低电平持续时间

LOW

SCL时钟高电平持续时间

HIGH

SCL/SDA上升时间

RISE

SCL/SDA下降时间

FALL

输入滤波器必须抑制的电压尖峰脉冲宽度

SPIKE

SET; STR

图60. I2C串行端口时序

SET; STP

07213-165

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AD9520-0

SPI串行端口操作

引脚描述

SCLK(串行时钟)是串行移位时钟，此引脚为输入。SCLK用来使串行控制端口的读写操作同步。写入数据位记录在该时钟的上升沿，读出数据位记录在下降沿。此引脚由一个

30 kΩ电阻内部下拉至地。

SDIO(串行数据输入/输出)是一个两用引脚，既可以仅用作

输入(单向模式)，也可以同时用作输入和输出(双向模式)。

AD9520默认采用双向I/O模式(0x000[7] = 0)。

SDO(串行数据输出)仅用于单向I/O模式(0x000[7])，作为回读数据的独立输出引脚。

CS (片选引脚信号)是低电平有效控制，用来选通读写周

期。当CS为高电平时，SDO和SDIO处于高阻态。此引脚由一个30 kΩ电阻内部上拉至VS。

CS SCLK/SCL SDIO/SDA

SDO

SPI工作模式

SPI模式支持单字节和多字节传输，以及MSB优先和LSB优先传输格式。AD9520串行控制端口可以针对一个双向I/O 引脚(仅SDIO)或两个单向I/O引脚(SDIO/SDO)配置。 AD9520默认采用双向模式。它不支持短指令模式(8位指令)，仅支持长(16位)指令模式。

要启动对AD9520的写或读操作，须将CS拉低。

当传输三个或更少字节的数据(加上指令数据)时(见表43)，支持CS空闲高电平模式。在此模式中，CS引脚可以在任何字节边界上暂时返回高电平，使系统控制器有时间处理下一个字节。CS 仅可以在字节边界上进入高电平，但它可以在传输的任一阶段(指令或数据)进入高电平。

在此期间，串行控制端口状态机进入等待状态，直到所有数据发送完毕。如果数据尚未发送完毕，而系统控制器决定中止传输，必须完成剩余传输，或者使CS返回低电平并至少保持一个完整的SCLK周期(但少于8个SCLK周期)，使状态机复位。在非字节边界上拉高CS引脚将终止串行传输并刷新缓冲器。

AD9520

SERIAL

CONTROL

PORT

图61. 串行控制端口

07213-036

在流模式中(见表43)，可以连续流形式传输任意数量的数据字节，寄存器地址自动递增或递减(见SPI MSB/LSB优先传输部分)。在传输最后一个字节结束时，必须拉高CS，从而结束流模式。

通信周期—指令加数据

AD9520的通信周期可分为两个部分。第一部分是在前16个 SCLK上升沿将一个16位指令字写入AD9520。该指令字向 AD9520串行控制端口提供有关数据传输(即通信周期的第

二部分)的信息，明确即将发生的数据传输是读操作还是写操作，数据传输的字节数，以及数据传输中第一个字节的起始寄存器地址。

写操作

如果指令字定义了一个写操作，则第二部分便是将数据传输至AD9520的串行控制端口缓冲器。数据位记录在SCLK 的上升沿。

传输长度(1/2/3字节或流模式)由指令字节中的两位 (W1:W0)表示。当传输1、2或3字节(但不是流模式)时，在每个8位序列之后可以拉高CS，使总线空闲，但最后一个字节之后除外，此时会结束通信周期。当总线空闲时，如果CS变为低电平，就会恢复串行传输。在非字节边界上拉高CS引脚将复位串行控制端口。在写操作期间，流模式不会跳过保留或空白寄存器；因此，用户必须知道向保留寄存器写入何种位模式，以确保器件正常工作。对于空白寄存器，无论写入何种数据都无关紧要。

由于数据是写入串行控制端口缓冲区，而不是直接写入 AD9520的实际控制寄存器，因此需要额外的操作来将串行控制端口缓冲内容传输到AD9520的实际控制寄存器，从而使其有效。更新寄存器操作包括设置0x232[0] = 1b(此位为自清零位)。更新寄存器之前，可以改变任意字节的数据。更新寄存器会同时激活上次更新以来所有已写入缓冲器的寄存器变化。

读操作

AD9520仅支持长指令模式。如果指令字定义了一个读操作，在接下来的N × 8个SCLK周期，数据从指令字所规定的地址逐个输出，其中N为1至3，由W1:W0确定。如果N = 4，读操作将为流模式，持续至CS变为高电平。流模式不会跳过保留或空白寄存器。回读数据在SCLK的下降沿有效。

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AD9520串行控制端口的默认模式是双向模式。在双向模式中，发送数据和回读数据均出现在SDIO引脚上。也可以将 AD9520设置为单向模式(0x000[7] = 1和0x000[0] = 1)。在单向模式中，回读数据出现在SDO引脚上。

回读请求读取串行控制端口缓冲区或有效寄存器中的数据 (见图62)。对缓冲或有效寄存器的回读由0x004[0]控制。

AD9520使用寄存器地址0x000至0xB03。

图62. AD9520串行控制端口缓冲寄存器与有效寄存器之间的关系

CS SCLK/SCL SDIO/SDA

SERIAL

SDO

CONTROL PORT

WRITE REGISTER 0x232 = 0x001 TO UPDATE REGISTERS

图62. AD9520串行控制端口缓冲寄存器

与有效寄存器之间的关系

SPI指令字(16位)

指令字的MSB为R/W，表示该指令是读操作还是写操作。接下来的两位(W1:W0)表示传输长度，单位为字节。最后 13位(A12:A0)是读或写操作的起始地址。

对于写操作，指令字之后是位[W1:W0]所代表的数据字节数(见表43)。

表43. 字节传输计数

W1 W0 传输字节数

0 0 1 0 1 0 3 1 1 流模式

位[A12:A0]选择通信周期数据传输阶段写入或读取的寄存器地址(寄存器映射范围内)。只需使用位[A9:A0]就能涵盖

AD9520所用的全部0x232寄存器。位[A12:A10]必须始终为 0b。对于多字节传输，此地址是起始字节地址。在MSB优先模式中，后续字节会递增该地址。

1 2

UPDATE

REGISTERS

BUFFER REGISTERS

ACTIVE REGISTERS

07213-037

AD9520-0

SPI MSB/LSB优先传输

AD9520指令字和字节数据可以是MSB优先或LSB优先。写入0x000的任何数据都必须进行镜像，高四位([7:4])必须与低四位([3:0])构成镜像关系。这使得LSB优先或MSB优先事实上是一样的。这种镜像的一个例子是寄存器0x000的默认设置，它镜像第4位和第3位。这将设置长指令模式，它是默认且唯一支持的模式。

AD9520的默认设置为MSB优先。

当0x000[1]和0x000[6]设置LSB优先时，它会立即生效，因为这只影响串行控制端口的操作，而不需要执行更新。

当MSB优先模式有效时，指令和数据字节必须按照从MSB 到LSB的顺序写入。采用MSB优先格式的多字节数据传输由一个包括高数据字节寄存器地址的指令字节开始。后续数据字节必须按照从高地址到低地址的顺序传输。在MSB优先模式下，多字节传输周期每传输一个数据字节，串行控制端口的内部地址产生器便递减1。

当LSB优先模式有效时，指令和数据字节必须按照从LSB到 MSB的顺序写入。采用LSB优先格式的多字节数据传输由一个包括低数据字节寄存器地址的指令字节开始，其后是多个数据字节。在多字节传输周期中，每传输一个字节，串行端口的内部字节地址产生器便递增1。

如果MSB优先模式有效(默认)，AD9520串行控制端口的寄存器地址将从刚才向控制寄存器0x000写入多字节I/O操作的寄存器地址开始递减。如果LSB优先模式有效，串行控制端口的寄存器地址将从刚才向控制寄存器0x232写入多字节I/O操作的寄存器地址开始递增。

在流模式中，只要达到0x232，传输就会终止。请注意，在多字节I/O操作期间，不会跳过不用的地址。

表44. 流模式(不跳过任何地址)

写入模式

LSB优先递增 0x230、0x231、0x232、停止 MSB优先递减 0x001、0x000、0x232、停止

地址方向停止序列

表45. 串行控制端口，16位指令字，MSB优先

I15 I14 I13 I12 I11 I10 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0

R/W

LSB

W1 W0 A12 = 0 A11 = 0 A10 = 0 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

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AD9520-0

DON'T CARE

SCLK

DON'T CARE

SDIO A12W0W1R/W A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

16-BIT INSTRUCTION HEADER REGISTER (N) DATA REGISTER (N – 1) DATA

表63. 串行控制端口写入：MSB优先，16位指令，双字节数据

SCLK

DON'T CARE

SDIO

SDO

DON'T CARE

A121W 0WR/W A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

表64. 串行控制端口读取：MSB优先，16位指令，4字节数据

HIGH

CLK

DON'T CARE

SCLK

SDIO

DON'T CARE

R/W

LOW

W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 D4 D3 D2 D1 D0

表65. 串行控制端口写入：MSB优先，16位指令，时序测量

DON'T CARE

07213-040

07213-038

07213-039

SCLK

SDIO

DON'T CARE

SCLK

SDIO

SDO

DATA BIT N – 1DATA BIT N

07213-041

图66. 串行控制端口寄存器读取时序图

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 W/R 0D 1DW1W0 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7

16-BIT INSTRUCTION HEADER REGISTER (N) DATA REGISTER (N + 1) DATA

表67. 串行控制端口写入：LSB优先，16位指令，双字节数据

DON'T CARE

07213-042

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AD9520-0

SCLK

SDIO

表46. 串行控制端口时序

参数描述

tDS tDH t

CLK

tS tC t

HIGH

LOW

数据与SCLK上升沿之间的建立时间数据与SCLK上升沿之间的保持时间时钟周期

CS下降沿与SCLK上升沿之间的设置时间(通信周期开始) SCLK上升沿与CS上升沿与之间的设置时间(通信周期结束) SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 SCLK至有效SDIO和SDO(见图66)

CLK

HIGH

BIT N BIT N + 1

LOW

07213-043

图68. 串行控制端口写操作时序

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AD9520-0

EEPROM操作

AD9520内置一个EEPROM(非易失性存储器)。用户可以对 EEPROM进行编程，以创建并在断电时存储用户自定义寄

存器设置文件。此设置文件可以用来提供上电和芯片复位时的默认设置。EEPROM大小为512字节。

在数据传输过程中，一般无法通过串行端口访问写入和读取寄存器，但有一个回读寄存器STATUS_EEPROM例外。

在SPI模式下，为了通过串行端口确定数据传输状态，用户可以读取STATUS_EEPROM位的值(1表示进行中，0表示已完成)。

在I

C模式下，用户可以通过外部I2C主机寻址AD9520从机

端口(向AD9520发送一个地址字节)。如果AD9520以不应答位回应，则说明数据传输未完成。如果AD9520以应答位回应，则说明数据传输过程已完成。用户可以监控 STATUS_EEPROM寄存器，或者设置STATUS引脚来监控数据传输状态。

写入EEPROM

无法直接通过串行端口接口对EEPROM进行编程。要对 EEPROM进行编程并存储寄存器设置文件，请按照下述步骤操作：

1. 将AD9520寄存器设置为所需的电路状态。如果用户希望PLL在上电后自动锁定，则立即执行VCO校准位 (0x018[0])必须置1。这样，VCO校准就会在寄存器加载

后自动启动。注意，在VCO校准期间必须存在有效的输入参考信号。

2. 如有必要，设置EEPROM缓冲寄存器(参见“EEPROM缓冲段编程”部分)。

仅在下列情况下才需要执行此步骤：用户希望使用

EEPROM来控制AD9520一些(但不是全部)寄存器的默

认设置，或者用户希望在上电或芯片复位期间控制寄存器设置更新序列。

3. 将使能EEPROM写入位(0xB02[0])置1，使能EEPROM。

回读寄存器STATUS_EEPROM (0xB00[0])用于指示EEPROM 与控制寄存器之间的数据传输状态(0表示已完成/无效；1 表示进行中/有效)。在数据传输开始时，EEPROM控制器将 STATUS_EEPROM置 1，数据传输结束时清0。当 STATUS引脚被设置为监控STATUS_EEPROM位的状态时，用户可以通过STATUS引脚访问STATUS_EEPROM。或者，用户也可以监控STATUS_EEPROM位。

6. 数据传输过程完成后(0xB00[0] = 0)，将使能EEPROM写入寄存器(0xB02[0])清0，以禁用对EEPROM的写操作。

为验证数据传输已正确完成，用户可以检查0xB01[0]是否为0。如果此寄存器的值为1，则说明数据传输发生错误。

读取EEPROM

下列复位相关事件可以启动将EEPROM中存储的设置恢复到控制寄存器的过程。

当EEPROM引脚被拉高时，执行下列任一操作：

1. AD9520上电。

2. 将RESET引脚拉低后释放RESET，以执行硬件芯片复位。

3. 将自清零软复位位(0x000[5])置1。

当 EEPROM引脚被拉低时，将自清零So_EEPROM位 (0xB02[1])置1。AD9520随后便会启动对EEPROM的读操

作，并将读取值载入AD9520。

如果EEPROM引脚在复位或上电期间为低电平，则 EEPROM无效，AD9520转而加载默认值。

注意，如果使用EEPROM自动加载AD9520寄存器值并锁定 PLL，则在将寄存器值写入EEPROM时，立即执行VCO校准位(0x018[0])必须置1。这样，VCO校准就会在寄存器加载后自动启动。在VCO校准期间必须存在有效的输入参考信号。

为验证数据传输已正确完成，用户可以检查0xB01[0]是否为0。如果此寄存器的值为1，则说明数据传输发生错误。

4. 将REG2EEPROM位(0xB03[0])置1。

5. 将 IO_UPDATE位 (0x232[0])置1，启动写入数据到 EEPROM以创建EEPROM设置文件的过程。这样， AD9520 EEPROM控制器将把当前寄存器值、存储器地

址和指令字节从EEPROM缓冲段传输到EEPROM。写入过程完成后，内部控制器将0xB03[0] (REG2EEPROM)重置为0。

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EEPROM缓冲段编程

EEPROM缓冲段是AD9520的一个寄存器空间，在EEPROM 编程期间，它允许用户指定将哪些寄存器组存储到

EEPROM。一般而言，用户无需对此段进行编程。 EEPROM缓冲段的上电默认值允许用户将寄存器0x000到寄

存器0x231的所有寄存器值存储到EEPROM。

例如，如果用户只想从EEPROM加载输出驱动器设置，而不想触及AD9520中当前存储的PLL寄存器设置，则用户可以修改EEPROM缓冲段，使其仅包括适用于输出驱动器的寄存器，而排除适用于PLL配置的寄存器。

EEPROM缓冲段分为两个部分：寄存器段定义组和操作代码。每个寄存器段定义组都包含起始地址和要写入 EEPROM的字节数。

如果AD9520寄存器映射从地址0x000到地址0x232是连续的，则只会有一个寄存器段定义组，其起始地址为 0x000，长度为563字节。但是，事实并非如此。AD9520寄存器映射不是连续的，而且EEPROM只有512字节长。因此，寄存器段定义组告知EEPROM控制器AD9520寄存器映射是如何分段的。

操作代码有三个：IO_UPDATE、 end-of-data和

pseudo-end-of-data。必须保证EEPROM缓冲段总是有一个 end-of-data或 pseudo-end-of-data操作代码，并且 IO_UPDATE操作代码至少在end-of-data操作代码之前出现一次。

寄存器段定义组

寄存器段定义组用于定义EEPROM结构的连续寄存器段。它由三个字节组成。第一个字节定义该组有多少连续的寄存器字节。如果用户将0x000写入第一个字节，则说明该组仅有一个字节。如果用户写入0x001，则说明该组有两个字节。一组最多可以包括128个寄存器。

AD9520-0

IO_UPDATE(操作代码0x80)

EEPROM控制器利用此操作代码产生IO_UPDATE信号，以便在下载过程中用缓冲寄存器组更新活动控制寄存器组。

在最后一个寄存器段定义组结束后，至少应有一个

IO_UPDATE操作代码。这样在读取EEPROM时，当 AD9520的所有寄存器都加载完成后，至少会发生一次 IO_UPDATE。如果在写入EEPROM期间不存在此操作代

码，则从EEPROM加载的寄存器值不会传输到活动寄存器空间，而且这些值在从EEPROM加载到AD9520之后不会生效。

End-of-Data(操作代码0xFF)

在上传和下载过程中，EEPROM控制器使用此操作代码终止EEPROM与控制寄存器之间的数据传输过程。EEPROM 缓冲段中的最后一项应当是此操作代码或pseudo-end-of- data操作代码。

Pseudo-End-of-Data(操作代码0xFE)

AD9520 EEPROM缓冲段长23字节，最多可以容纳7个寄存器段定义组。如果用户希望定义7个以上的寄存器段定义组，则可以使用pseudo-end-of-data操作代码。在上传过程中，当EEPROM控制器接收到pseudo-end-of-data操作代码时，它会暂停数据传输过程，将REG2EEPROM位清零，并使能AD9520串行端口。然后，用户可以再次对EEPROM缓冲段进行编程，并将REG2EEPROM位 (0xB03)和 IO_UPDATE寄存器(0x232)置1，重新启动数据传输过程。内部I2C主机随后开始写入EEPROM，从最后写入操作保持的EEPROM地址开始。

该序列能够克服EEPROM缓冲段的大小限制，支持将更多离散指令写入EEPROM。它还允许用户多次写入同一寄存器，每次写入不同的值。

后两个字节是该组第一个寄存器的存储器地址(16位)的低位字节和高位字节。

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AD9520-0

表47. EEPROM缓冲段示例

寄存器地址(十六进制）位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 0 (LSB) 启动EEPROM缓冲段

0xA00 0

0xA01

0xA02

0xA03 0

0xA04

0xA05

0xA06 0

0xA07

0xA08

0xA09

0xA0A

第一组寄存器的字节数[6:0]

第一组寄存器的地址[15:8]

第一组寄存器的地址[7:0]

第二组寄存器的字节数[6:0]

第二组寄存器的地址[15:8]

第二组寄存器的地址[7:0]

第三组寄存器的字节数[6:0]

第三组寄存器的地址[15:8]

第三组寄存器的地址[7:0]

IO_UPDATE操作代码(0x80)

End-of-data操作代码(0xFF)

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AD9520-0

热性能

表48. 64引脚LFCSP的热阻

符号使用JEDEC JESD51-7加JEDEC JESD51-5 2S2P测试板测得的热特性值(°C/W)

θJA 22.0 θ

JMA

ΨJB 11.6

θJC 1.3 ΨJT 0.1

AD9520对壳温(T 可以使用气流源。

结至环境热阻，0.0 m/s气流，依据JEDEC JESD51-2(静止空气) 结至环境热阻，1.0 m/s气流，依据JEDEC JESD51-6(运动空气)

19.2

结至环境热阻，2.0 m/s气流，依据JEDEC JESD51-6(运动空气)

17.2

结至板特征参数，1.0 m/s气流，依据JEDEC JESD51-6(运动空气) 和JEDEC JESD51-8 结至壳热阻(芯片至散热器)，依据MIL-Std 883的方法1012.1 结至封装顶部特征参数，0 m/s气流，依据JEDEC JESD51-2(静止空气)

)做了规定。为确保T

CASE

不超过范围，

CASE

θJA值供封装比较和PCB设计考虑时使用。θJA可用于计算T 的一阶近似值，计算公式如下：

通过下式可确定应用PCB上的结温：

= T

+ (ΨJT × PD)

CASE

其中：

为结温(°C)。

为壳温(°C)，由用户在封装的顶部中央测量。

CASE

值通过表48查找。

PD为功耗(见表18中的总功耗)。

= TA + (θJA × PD)

其中，

为环境温度(°C)。

值是在需要外部散热器时，供封装比较和PCB设计考虑

时使用。

值则供封装比较和PCB设计考虑时使用。

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AD9520-0

寄存器映射

不能用表49中未列出的寄存器地址，写入这些寄存器不起作用。写入标示为“未用”的寄存器地址也不起作用。

表49. 寄存器映射概览

地址 (十六

参数位 7 (MSB) 位 6 5 位 4 位 3 位 2 位 1 位 0 (LSB)

进制) 串行端口配置

000

串行端口配置

(SPI模式)

SDO有效 LSB优先/

地址递增

位

软复位 (自清零)

未用未用

软复位 (自清零)

SDO有效 LSB优先/

地址递增

默认值 (十六进制)

C模式)

001 N/A 002

003 N/A 004 00

回读控制

EEPROM ID

EEPROM

005 00

客户版本ID

006 00

007

00 to 00F

PLL

010 7D

011 01

R计数器

012 00

A计数器

013 00 014 03

B计数器

015 00 016 PLL_CTRL_1 06

017 PLL_CTRL_2 00 018 PLL_CTRL_3

019 PLL_CTRL_4

01A PLL_CTRL_5 00

01B PLL_CTRL_6

未用软复位

(自清零)

PFD极性电荷泵电流电荷泵模式 PLL关断PFD电荷泵

未用未用

未用

设置CP引脚为

VCP/2

使能CMOS 参考输入直流偏移

R、A、B计数器 SYNC 引脚复位

使能STATUS 引脚分频器频器

使能VCO 频率监控

复位R 计数器

锁定检测计数器数字锁定

参考频率监控阈值控阈值

(REFIN)

频率监控

复位A和

B计数器

STATUS引脚控制防反冲脉冲宽度

R路径延迟

LD引脚控制

使能REF1 (REFIN)

频率监控

未用串行端口配置

未用

EEPROM客户版本ID (LSB)

EEPROM客户版本ID (MSB)

14位R计数器的位[7:0] (LSB)

复位所有计数器

检测窗口

REFMON引脚控制使能REF2

未用软复位

(自清零)

未用

保留

未用

14位R计数器的位[13:8] (MSB)

6位A计数器

13位B计数器的位[7:0] (LSB)

13位B计数器的位[12:8] (MSB)

B计数器旁路预分频器P

禁用数字锁定检测

VCO校准分频器立即执行

N路径延迟

未用

N/A

回读有效寄存器

VCO校准

01C PLL_CTRL_7

01D PLL_CTRL_8

禁用切换去抖选择REF2 使用

REF_SEL

引脚

使能STATUS 引脚上的

Status_EEPROM

使能

XTAL OSC

使能时钟倍频器

使能自动参考切换

禁用PLL 状态寄存器

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继续使用

REF2

使能LD 引脚比较器

使能

REF2

未用使能外部

使能

REF1

保持

使能差分参考

使能保持

地址 (十六

参数位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 0 (LSB)

进制)

01E PLL_CTRL_9 00

未用外部零延迟反馈

通道分频器选择

使能外部零延迟

使能零延迟未用

AD9520-0

默认值 (十六进制)

01F PLL_Readback N/A

Output Driver Control

0F0 64

0F1 64

0F2 64

0F3 64

0F4 64

0F5 64

0F6 64

0F7 64

0F8 64

0F9 64

0FA

0FB

0FC CSDLD En

0FD CSDLD En

0FE

至

18F

LVPECL通道分频器

190 77 191 00

（只读）

OUT0控制

OUT1控制

OUT2控制

OUT3控制

OUT4控制

OUT5控制

OUT6控制

OUT7控制

OUT8控制

OUT9控制

OUT10控制

OUT11控制

使能CSDLD 上的输出

Unused 00

分频器0 (PECL)

未用

OUT0格式

OUT1格式

OUT2格式

OUT3格式

OUT4格式

OUT5格式

OUT6格式

OUT7格式

OUT8格式

OUT9格式

OUT10格式

OUT11格式

CSDLD En Out 7

未用

分频器0旁路分频器0

VCO 校准完成

OUT0 CMOS配置

OUT1 CMOS配置

OUT2 CMOS配置

OUT3 CMOS配置

OUT4 CMOS配置

OUT5 CMOS配置

OUT6 CMOS配置

OUT7 CMOS配置

OUT8 CMOS配置

OUT9 CMOS配置

OUT10 CMOS配置

OUT11 CMOS配置

OUT6

未用

分频器0低周期

忽略SYNC

保持模式激活

CSDLD En OUT5

未用未用

分频器0强制高电平

选择

REF2

OUT0极性

OUT1极性

OUT2极性

OUT3极性

OUT4极性

OUT5极性

OUT6极性

OUT7极性

OUT8极性

OUT9极性

OUT10极性

OUT11极性

CSDLD En OUT4

分频器0高电平启动

大于阈值

CSDLD En OUT3

OUT11

REF2频率大于阈值

OUT0 LVPECL 差分电压

OUT1 LVPECL 差分电压

OUT2 LVPECL 差分电压

OUT3 LVPECL 差分电压

OUT4 LVPECL 差分电压

OUT5 LVPECL 差分电压

OUT6 LVPECL 差分电压

OUT7 LVPECL 差分电压

OUT8 LVPECL 差分电压

OUT9 LVPECL 差分电压

OUT10 LVPECL 差分电压

OUT11 LVPECL

差分电压

CSDLD En OUT2

CSDLD En OUT10

分频器0高周期

分频器0相位偏移

REF1频率大于阈值

CSDLD En OUT1

CSDLD En OUT9

数字锁定检测 VCO频率

OUT0 LVPECL 关断

OUT1 LVPECL 关断

OUT2 LVPECL 关断

OUT3 LVPECL 关断

OUT4 LVPECL 关断

OUT5 LVPECL 关断

OUT6 LVPECL 关断

OUT7 LVPECL 关断

OUT8 LVPECL 关断

OUT9 LVPECL 关断

OUT10 LVPECL 关断

OUT11 LVPECL 关断

CSDLD En OUT0

CSDLD En OUT8

192 00

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未用未用通道0

关断

通道0直接至输出

禁用分频器

0 DCC

AD9520-0

地址 (十六

参数位 7 (MSB) 位 6 5 位 4 位 3 位 2 位 1 位 0 (LSB)

进制)

193 33

分频器1

194 00

(PECL)

195 00

分频器1 旁路

分频器1低周期分频器1高周期分频器1 忽略SYNC

未用

分频器1强制高电平

分频器1高电平启动

未用通道1关断通道1直接

分频器1相位偏移

至输出

禁用分频器

1 DCC

默认值 (十六进制)

分频器2

196 11 197 00

(PECL)

198 00

199 00

分频器3 (PECL)

19A 00

19B 00

19C

00 to 1DF

VCO分频器和CLK输入

1E0 00

1E1

输入CLK

1E2

00 to 22A

系统

230

关断和SYNC 禁用上电

分频器2 旁路

分频器3旁路分频器3忽

未用关断VCO

分频器2低周期分频器2高周期分频器2 忽略SYNC

分频器3低周期分频器3高周期

略SYNC

分频器2强制高电平

未用

分频器3强制高电平

未用

(默认值= 1)

未用

分频器2高电平启动

分频器3高电平启动

关断时钟输入部分

分频器2相位偏移

未用通道2

未用

未用 VCO分频器 VCO分频器

时钟接口

未用

SYNC

关断

分频器3相位偏移

通道3 关断

关断VCO 和CLK

关断

SYNC

通道2直接至输出

通道3直接至输出

选择VCO 或CLK

关断分配参考

禁用分频器2

DCC

禁用分频器

3 DCC

旁路VCO 分频器

软SYNC

231 00

更新所有寄存器

232 IO_UPDATE 00

233

00 to 9FF

EEPROM缓冲段

EEPROM

A00 0 00

缓冲段寄存器1

A01

EEPROM 缓冲段寄存器2

A02

EEPROM 缓冲段寄存器3

A03

A04

EEPROM 缓冲段寄存器4

EEPROM 缓冲段寄存器5

0 02

未用未用

未用

EEPROM缓冲段寄存器1(默认值：第1组的字节数)

EEPROM缓冲段寄存器2(默认值：第1组的起始寄存器地址的位[15:8])

EEPROM缓冲段寄存器3(默认值：第1组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器4(默认值：第2组的字节数)

EEPROM缓冲段寄存器5(默认值：第2组的起始寄存器地址的位[15:8])

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IO_UPDATE

(自清零)

AD9520-0

地址 (十六

参数位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 0 (LSB)

进制)

EEPROM缓冲段

A05 04

寄存器6

EEPROM缓冲段

A06 0 0E

寄存器7

EEPROM缓冲段

A07 00

寄存器8

EEPROM缓冲段

A08 10

寄存器9

A09 0 0E

EEPROM缓冲段寄存器10

A0A 00

EEPROM缓冲段寄存器11

EEPROM缓冲段

A0B F0

寄存器12

A0C 0 0B

EEPROM缓冲段寄存器13

A0D 01

EEPROM缓冲段寄存器14

EEPROM缓冲段寄存器6(默认值：第2组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器7(默认值：第3组的字节数)

EEPROM缓冲段寄存器8(默认值：第3组的起始寄存器地址的位[15:8])

EEPROM缓冲段寄存器9(默认值：第3组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器10(默认值：第4组的字节数)

EEPROM缓冲段寄存器11(默认值：第4组的起始寄存器地址的位[15:8])

EEPROM缓冲段寄存器12(默认值：第4组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器13(默认值：第5组的字节数)

EEPROM缓冲段寄存器14(默认值：第5组的起始寄存器地址的位[15:8])

默认值 (十六进制)

A0E

EEPROM缓冲段寄存器15

A0F

EEPROM缓冲段寄存器16

A10

EEPROM缓冲段寄存器17

EEPROM缓冲段

A11

寄存器18

A12

EEPROM缓冲段寄存器19

A13 02

EEPROM缓冲段寄存器20

A14 30

EEPROM缓冲段寄存器21

EEPROM缓冲段

A15 80

寄存器22

EEPROM缓冲段

A16 FF

寄存器23

A17

00 to AFF

0 01

EEPROM缓冲段寄存器15(默认值：第5组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器16(默认值：第6组的字节数)

EEPROM缓冲段寄存器17(默认值：第6组的起始寄存器地址的位[15:8])

EEPROM缓冲段寄存器18(默认值：第6组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器19(默认值：第7组的字节数)

EEPROM缓冲段寄存器20(默认值：第7组的起始寄存器地址的位[15:8])

EEPROM缓冲段寄存器21(默认值：第7组的起始寄存器地址的位[7:0])

EEPROM缓冲段寄存器22(默认值：EEPROM中的IO_UPDATE)

EEPROM缓冲段寄存器23(默认值：数据结束)

未用

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AD9520-0

地址 (十六

参数位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 0 (LSB)

进制)

EEPROM缓冲段

EEPROM状态

B00 00

(只读) EEPROM错误

B01 00

校验(只读)

未用

STATUS_ EEPROM

EEPROM 数据错误

默认值 (十六进制)

EEPROM控制1

B02 00

EEPROM控制2

B03 00

未用

Soft_EEPROM

(自清零)

未用

使能EEPROM 写入

REG2EEPROM (自清零)

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AD9520-0

寄存器映射描述

表50至表60详细描述了控制寄存器的各个功能。寄存器按十六进制地址列出。对一个寄存器中的特定位或位域的引用用方括号表示。例如，[3]表示位3，[5:2]表示从位5到位2的位域。

表50. SPI模式串行端口配置

寄存器地址(十六进制) 位名称描述

000 [7]

000 [6]

000 [5]

000 [4] 000 [3:0]

004 [0] 回读有效寄存器

SDO有效

LSB优先/地址递增

软复位

未用

镜像[7:4]

选择单向或双向数据传输模式。

[7] = 0；SDIO引脚用于读和写；SDO为高阻态(默认)。 [7] = 1；SDO用于读取；SDIO用于写入；单向模式。

SPI MSB或LSB数据方向。(I [6] = 0；数据以MSB优先方向；递减寻址(默认)。 [6] = 1；数据以LSB优先方向；递增寻址。

软复位。 [5] = 1(自清零)。软复位；恢复内部寄存器的默认值。

位[3:0]应当始终是位[7:4]的镜像，这样器件处于MSB优先模式还是LSB优先模式都无所谓 (参见寄存器0x000[6])。按如下方式设置各个位：

[0] = [7] [1] = [6] [2] = [5] [3] = [4]

选择用于回读的寄存器库。 [0] = 0；回读缓冲寄存器(默认)。 [0] = 1；回读有效寄存器。

C模式下忽略此寄存器。)

表51. I

C模式串行端口配置

寄存器地址(十六进制) 位名称描述

000 [7:6] 000 [5]

000 [4] 000 [3:0]

004 [0]

未用

软复位

未用镜像[7:4]

回读有效寄存器

软复位。 [5] = 1(自清零)。软复位；恢复内部寄存器的默认值。

位[3:0]应当始终是位[7:4]的镜像，这样器件处于MSB优先模式还是LSB优先模式都无所谓 (参见寄存器0x000[6])。按如下方式设置各个位：

[0] = [7] [1] = [6] [2] = [5] [3] = [4]

选择用于回读的寄存器库。 [0] = 0；回读缓冲寄存器(默认)。 [0] = 1；回读有效寄存器。

表52. EEPROM ID

寄存器地址(十六进制) 位名称描述

005

006

[7:0]

EEPROM客户版本 ID (LSB)

EEPROM客户版本 ID (MSB)

16位EEPROM ID[7:0]。此寄存器与0x006结合使用，允许用户存储一个唯一ID，

以识别EEPROM中存储何种版本的AD9520寄存器设置。它对AD9520的操作无任何影响 (默认值：0x00)。

16位EEPROM ID[15:8]。此寄存器与0x005结合使用，允许用户存储一个唯一ID，以识别 EEPROM中存储何种版本的AD9520寄存器设置。它对AD9520的操作无任何影响(默认值：0x00)。

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AD9520-0

表53. PLL

寄存器地址(十六进制)

位名称描述

010 [7]

010 [6:4]

0 0 0 0.6 0 0 1 1.2 0 1 0 1.8 0 1 1 2.4 1 0 0 3.0 1 0 1 3.6 1 1 0 4.2 1 1 1 4.8 010 [3:2]

0 0 0 1 1 0 1 1 010 [1:0]

0 0 0 1 1 0 1 1 011 [7:0]

012 [5:0]

013 [5:0]

014 [7:0]

015 [4:0]

016 [7]

016 [6]

016 [5]

016 [4]

PFD极性

CP电流

PLL关断

设置PFD极性。负极性仅用于(如需要)外部VCO/VCXO。片内VCO要求正极性，[7] = 0。

[7] = 0；正极性(较高的控制电压产生较高的频率，默认值) [7] = 1；负极性(较高的控制电压产生较低的频率)

电荷泵电流(CPRSET = 5.1 kΩ)。

[6] [5] [4] I

电荷泵工作模式

[3] [2] 电荷泵模式

高阻态驱动源电流(增强) 驱动吸电流(减弱) 正常工作(默认)

PLL关断

PLL工作模式。

[1] [0] 模式

正常工作；要使用PLL，必须选择该模式。异步关断(默认) 未用同步关断

14位R计数器的位[7:0] (LSB)

14位R计数器的位[13:8] (MSB)

6位A计数器 A计数器(N分频器的一部分)。N分频器也称为反馈分频器(默认：0x00)。

13位B计数器的位[7:0] (LSB)

13位B计数器的

位[12:8] (MSB) 设置CP引脚为

VCP/2

复位R计数器

复位A和B计数器复位A和B计数器(N分频器的一部分)。

复位所有计数器复位R、A和B计数器。

参考分频器LSB—最低8位。参考分频器(也称为R分频器或R计数器)为14位长。最低8位位于此寄存器中 (默认：0x01)。

参考分频器MSB—最高6位。参考分频器(也称为R分频器或R计数器)为14位长。最高6位位于此寄存器中 (默认：0x00)。

B计数器(N分频器的一部分)—最低8位。N分频器也称为反馈分频器(默认：0x03)。

B计数器(N分频器的一部分)—最高5位。N分频器也称为反馈分频器(默认：0x00)。

将CP引脚设为VCP电源电压的一半。 [7] = 0；电荷泵正常工作(默认)。 [7] = 1；CP引脚设为VCP/2。

复位R计数器(R分频器)。 [6] = 0；正常(默认)。 [6] = 1；R计数器保持复位状态。

[5] = 0；正常(默认)。 [5] = 1；A和B计数器保持复位状态。

[4] = 0；正常(默认)。 [4] = 1；R、A和B计数器保持复位状态。

(mA)

(默认)

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寄存器地址(十六进制)

位名称描述

016 [3]

B计数器旁路

AD9520-0

B计数器旁路。仅当预分频器在FD模式下工作时有效。 [3] = 0；正常(默认)。 [3] = 1；B计数器设为1分频，预分频器设置决定N分频器的分频比。

016 [2:0]

0 0 0 FD 0 0 1 FD 0 1 0 DM 0 1 1 DM 1 0 0 DM 1 0 1 DM 1 1 0 DM 1 1 1 FD 017 [7:2]

0 0 0 0 0 0 LVL 0 0 0 0 0 1 DYN 0 0 0 0 1 0 DYN 0 0 0 0 1 1 DYN 0 0 0 1 0 0 DYN 0 0 0 1 0 1 DYN 0 0 0 1 1 0 DYN 0 X X X X X LVL

1 0 0 0 0 0 LVL 1 0 0 0 0 1 DYN 1 0 0 0 1 0 DYN 1 0 0 0 1 1 DYN

预分频器P

STATUS

引脚控制

预分频器：DM = 双模，FD = 固定分频。预分频器P是反馈分频器的一部分。

[2] [1] [0] 模式预分频器

1分频。 2分频。

当A ≠ 0时，2分频和3分频；当A = 0时，2分频。当A ≠ 0时，4分频和5分频；当A = 0时，4分频。当A ≠ 0时，8分频和9分频；当A = 0时，8分频。当A ≠ 0时，16分频和17分频；当A = 0时，16分频。当A ≠ 0时，32分频和33分频；当A = 0时，32分频(默认)。 3分频。

选择出现在STATUS引脚上的信号。要重新设置STATUS引脚，0x01D[7]必须为0。

电平或

[7] [6] [5] [4] [3] [2]

动态信号

STATUS引脚上的信号

直流地(默认) N分频器输出(延迟后) R分频器输出(延迟后) A分频器输出预分频器输出 PFD上升脉冲 PFD下降脉冲

地(直流)；针对0XXXXX未规定的所有其它情况。后续选择与REFMON相同。地(直流)

REF1时钟(差分模式下为差分参考) REF2时钟(差分模式下不可用) 选定的PLL参考(差分模式下为差分参考)

1 0 0 1 0 0 DYN

1 0 0 1 0 1 LVL

1 0 0 1 1 0 LVL

1 0 0 1 1 1 LVL 1 0 1 0 0 0 LVL 1 0 1 0 0 1 LVL 1 0 1 0 1 0 LVL 1 0 1 0 1 1 LVL 1 0 1 1 0 0 LVL 1 0 1 1 0 1 LVL 1 0 1 1 1 0 LVL 1 0 1 1 1 1 LVL 1 1 0 0 0 0 LVL 1 1 0 0 0 1 DYN

1 1 0 0 1 0 DYN 1 1 0 0 1 1 DYN

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未选定的PLL参考(差分模式下不可用)

选定参考的状态(差分参考的状态)；高电平有效。

未选定参考的状态(差分模式下不可用)；高电平有效。

REF1频率的状态(高电平有效) REF2频率的状态(高电平有效) (REF1频率的状态) AND (REF2频率的状态) (DLD) AND (选定参考的状态) AND (VCO的状态) VCO频率的状态(高电平有效) 选定参考(低电平= REF1，高电平= REF2) DLD；高电平有效。

保持模式激活(高电平有效) 内部保持比较器输出不可用(高电平有效)

VS(PLL电源) REF1 clock (差分模式下为差分参考) REF2 clock (差分模式下不可用) Selected reference to PLL (差分模式下为差分参考)

AD9520-0

寄存器地址(十六进制)

1 1 0 1 0 0 DYN

名称描述

位

[7] [6] [5] [4] [3] [2]

电平或动态信号

STATUS引脚上的信号

Unselected reference to PLL (差分模式下不可用)

1 1 0 1 0 1 LVL

1 1 0 1 1 0 LVL

1 1 0 1 1 1 LVL 1 1 1 0 0 0 LVL 1 1 1 0 0 1 LVL

1 1 1 0 1 0 LVL 1 1 1 0 1 1 LVL

1 1 1 1 0 0 LVL

1 1 1 1 0 1 LVL 1 1 1 1 1 0 LVL 1 1 1 1 1 1 LVL 017 [1:0] 0 0 2.9 (默认) 0 1 1.3 1 0 6.0 1 1 2.9 018 [7]

018 [6:5]

0 0 5 (默认) 0 1 16 1 0 64 1 1 255 018 [4]

018 [3]

018 [2:1]

0 0 2 0 1 4 1 0 8 1 1 16 (默认)

防反冲脉冲宽度

使能CMOS参考输入直流偏移

锁定检测计数器

数字锁定检测窗口

禁用数字锁定检测

VCO校准分频器

[1] [0] 防反冲脉冲宽度(ns)

使能单端CMOS输入模式下的直流偏移，防止交流耦合和输入丢失时发生震颤。 [7] = 0；禁用直流偏移(默认)。 [7] = 1；使能直流偏移。

边沿在锁定检测窗口内的连续PFD周期数，只有经过该数量的PFD周期后，DLD才会指示锁定。

[6] [5] 确定锁定的PFD周期数

如果PFD输入端的上升沿时间差小于锁定检测窗口时间，则数字锁定检测标志置1。该标志将保持置1 状态，直到时间差大于失锁阈值。

[4] = 0；高范围(默认)。 [4] = 1；低范围。

数字锁定检测操作。 [3] = 0；锁定检测正常工作(默认)。 [3] = 1；禁用锁定检测。

VCO校准分频器。用于从PLL参考时钟产生VCO校准时钟的分频器(有关VCO校准分频器基于PFD 速率的推荐设置，参见“VCO校准”部分)。

[2] [1] VCO校准时钟分频器

选定参考的状态(差分参考的状态)；低电平有效。

未选定参考的状态(差分模式下不可用)；低电平有效。

REF1频率的状态(低电平有效) REF2频率的状态(低电平有效)

(Status of REF1 frequency) AND (status of REF2 frequency) (DLD) AND (Status of selected reference) AND (status of VCO)

VCO频率的状态(低电平有效) 选定参考(低电平= REF2，高电平= REF1) DLD(低电平有效) 保持模式激活(低电平有效) LD引脚比较器输出(低电平有效)

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寄存器地址(十六进制)

位

018 [0]

名称描述

立即执行 VCO校准

用于启动VCO校准的位。在有效寄存器中，此位必须从0切换到1。启动校准的操作顺序如下：设为0，跟随一个IO_UPDATE位(寄存器0x232[0])；然后置1，跟随另一个IO_UPDATE位 (寄存器0x232[0])。利用该操作顺序可以完全控制VCO校准相对于其它可能影响校准的寄存器编程的发生时间(默认值为0)。注意，在VCO校准期间，VCO分频器(寄存器0x1E0[2:0]) 不得是静态的。

AD9520-0

019 [7:6] 0 0

0 1 1 0 1 1

019 [5:3] 019 [2:0] 01A [7]

01A [6]

01A [5:0]

0 0 0 0 0 0 LVL 0 0 0 0 0 1 DYN 0 0 0 0 1 0 DYN 0 0 0 0 1 1 HIZ 0 0 0 1 0 0 CUR 0 X X X X X LVL

1 0 0 0 0 0 LVL 1 0 0 0 0 1 DYN 1 0 0 0 1 0 DYN 1 0 0 0 1 1 DYN

R、A、B

计数器SYNC 引脚复位

R路径延迟 N路径延迟

使能STATUS 引脚分频器

参考频率监控阈值

LD引脚控制选择连接到LD引脚的信号。

[7] [6] 操作

SYNC时无操作(默认) 异步复位同步复位

SYNC时无操作 R路径延迟，见表2(默认值：0x0)。 N路径延迟，见表2(默认值：0x0)。使能STATUS引脚的4分频，这样更容易查看离开R和N分频器的低占空比信号。

[7] = 0；禁用STATUS引脚的4分频(默认)。 [7] = 1；使能STATUS引脚的4分频。

设置参考(REF1/REF2)频率监控器的检测阈值频率。不影响VCO频率监控器的检测阈值 (见表17的REF1、REF2和VCO频率状态监控器参数)。

[6] = 0；如果频率高于1.02 MHz，则频率有效(默认)。 [6] = 1；如果频率高于6 kHz，则频率有效。

电平或

[5] [4] [3] [2] [1] [0]

动态信号

LD引脚的信号

数字锁定检测(高电平=锁定；低电平=未锁定，默认) P沟道开漏锁定检测(模拟锁定检测) N沟道开漏锁定检测(模拟锁定检测)

三态(高阻态)LD引脚电流源锁定检测(当DLD为真时，110 μA) 地(直流)；针对0XXXXX未规定的所有其它情况。后续选择与REFMON相同。地(直流)

REF1时钟(差分模式下为差分参考) REF2时钟(差分模式下不可用) 选定的PLL参考(差分模式下为差分参考)

1 0 0 1 1 1 LVL 1 0 1 0 0 0 LVL 1 0 1 0 0 1 LVL 1 0 1 0 1 0 LVL 1 0 1 0 1 1 LVL 1 0 1 1 0 0 LVL 1 0 1 1 0 1 LVL 1 0 1 1 1 0 LVL 1 0 1 1 1 1 LVL 1 1 0 0 0 0 LVL 1 1 0 0 0 1 DYN

1 0 0 1 0 0 DYN 1 0 0 1 0 1 LVL

1 0 0 1 1 0 LVL

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未选定的PLL参考(差分模式下不可用) 选定参考的状态(差分参考的状态)；

高电平有效。未选定参考的状态(差分模式下不可用)；

高电平有效。

保持模式激活(高电平有效) 不使用

VS(PLL电源) REF1 clock (差分模式下为差分参考)

AD9520-0

寄存器地址(十六进制)

1 1 0 0 1 0 DYN 1 1 0 0 1 1 DYN

名称描述

位

[5] [4] [3] [2] [1] [0]

电平或动态信号

LD引脚的信号

REF2 clock (差分模式下不可用) Selected reference to PLL (差分模式下为差分参考)

1 1 0 1 0 0 DYN

1 1 0 1 0 1 LVL

1 1 0 1 1 0 LVL

1 1 0 1 1 1 LVL 1 1 1 0 0 0 LVL 1 1 1 0 0 1 LVL

1 1 1 0 1 0 LVL 1 1 1 0 1 1 LVL

1 1 1 1 0 0 LVL 1 1 1 1 0 1 LVL 1 1 1 1 1 0 LVL 1 1 1 1 1 1 LVL 01B [7]

01B [6]

01B [5]

01B [4:0]

0 0 0 0 0 LVL 0 0 0 0 1 DYN 0 0 0 1 0 DYN 0 0 0 1 1 DYN

0 0 1 0 0 DYN 0 0 1 0 1 LVL

0 0 1 1 0 LVL

0 0 1 1 1 LVL 0 1 0 0 0 LVL 0 1 0 0 1 LVL 0 1 0 1 0 LVL 0 1 0 1 1 LVL 0 1 1 0 0 LVL 0 1 1 0 1 LVL

使能VCO 频率监控

使能REF2

(REFIN)

频率监控

使能REF1

(REFIN) 频率监控

REFMON

引脚控制

使能或禁用VCO频率监控。 [7] = 0；禁用VCO频率监控(默认)。 [7] = 1；使能VCO频率监控。

使能或禁用REF2频率监控。 [6] = 0；禁用REF2频率监控(默认)。 [6] = 1；使能REF2频率监控。

使能REF1 (REFIN)频率监控，适用于REF1(单端)和REFIN(差分)输入(由差分参考模式选择)。 [5] = 0；禁用REF1 (REFIN)频率监控(默认)。 [5] = 1；使能REF1 (REFIN)频率监控。

选择连接到REFMON引脚的信号。

电平或

[4] [3] [2] [1] [0]

动态信号

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Selected reference to PLL (差分模式下不可用)

选定参考的状态(差分参考的状态)；低电平有效。

未选定参考的状态(差分模式下不可用)；低电平有效。

REF1频率的状态(低电平有效) REF2频率的状态(低电平有效)

(Status of REF1 frequency) AND (status of REF2 frequency) (DLD) AND (Status of selected reference) AND (status of VCO)

VCO频率的状态(低电平有效) 选定参考(低电平= REF2，高电平= REF1) DLD；低电平有效。

保持模式激活(低电平有效) 不使用

LD引脚的信号

直流地(默认) REF1时钟(差分模式下为差分参考) REF2时钟(差分模式下不可用)

选定的PLL参考 (差分模式下为差分参考) 未选定的PLL参考(差分模式下不可用) 选定参考的状态(差分参考的状态)；

高电平有效。未选定参考的状态(差分模式下不可用)；

高电平有效。

REF1频率的状态(高电平有效) REF2频率的状态(高电平有效) (REF1频率的状态) AND (REF2频率的状态) (DLD) AND (选定参考的状态) AND (VCO的状态) VCO频率的状态(高电平有效) 选定参考(低电平= REF1，高电平= REF2) DLD；低电平有效。

寄存器地址(十六进制)

0 1 1 1 0 LVL 0 1 1 1 1 LVL 1 0 0 0 0 LVL 1 0 0 0 1 DYN

1 0 0 1 0 DYN 1 0 0 1 1 DYN

名称描述

位

[4] [3] [2] [1] [0]

电平或动态信号

AD9520-0

LD引脚的信号

保持模式激活(高电平有效) 不使用

VS(PLL电源) REF1 clock (差分模式下为差分参考) REF2 clock (差分模式下不可用) Selected reference to PLL (差分模式下为差分参考)

1 0 1 0 0 DYN 1 0 1 0 1 LVL

1 0 1 1 0 LVL

1 0 1 1 1 LVL 1 1 0 0 0 LVL 1 1 0 0 1 LVL

1 1 0 1 0 LVL 1 1 0 1 1 LVL

1 1 1 0 0 LVL 1 1 1 0 1 LVL 1 1 1 1 0 LVL 1 1 1 1 1 LVL 01C [7]

01C [6]

01C [5]

01C [4]

禁用切换去抖

选择REF2

使用REF_SEL 引脚

使能自动参考切换

禁用或使能切换去抖电路。

[7] = 0；使能切换去抖电路(默认)。 [7] = 1；禁用切换去抖电路。

如果寄存器0x01C[5] = 0，则选择手动模式下PLL的参考；寄存器选择的参考控制。 [6] = 0；选择REF1(默认)。 [6] = 1；选择REF2。

如果寄存器0x01C[4] = 0(手动)，则设置PLL参考选择的方法。 [5] = 0；使用寄存器0x01C[6](默认)。 [5] = 1；使用REF_SEL引脚。

自动或手动参考切换。单端参考模式必须通过寄存器0x01C[0] = 0选择。 [4] = 0；手动参考切换(默认)。 [4] = 1；自动参考切换。设置该位也会使REF1和REF2上电，并覆盖寄存器0x01C[2:1]的设置。

Unselected reference to PLL (差分模式下不可用)

选定参考的状态(差分参考的状态)；低电平有效。

未选定参考的状态(差分模式下不可用)；低电平有效。

REF1频率的状态(低电平有效) REF2频率的状态(低电平有效) (Status of REF1 frequency) AND (status of REF2 frequency). (DLD) AND (status of selected reference) AND (status of VCO). VCO频率的状态(低电平有效) 选定参考(低电平= REF2，高电平= REF1) DLD；低电平有效。

保持模式激活(低电平有效) 不使用

01C [3]

01C [2]

01C [1]

01C [0]

继续使用

REF2

使能

REF2

使能REF1

使能差分参考

切换后继续使用REF2。

[3] = 0；当REF1状态再次变为良好时，返回到REF1(默认)。 [3] = 1；切换后继续使用REF2。不会自动返回到REF1。

此位用于开启REF2的电源。使能自动参考切换时，此位被覆盖。 [2] = 0；REF2关断(默认)。 [2] = 1；REF2上电。

此位用于开启REF1的电源。使能自动参考切换时，此位被覆盖。 [1] = 0；REF1关断(默认)。 [1] = 1；REF1上电。

选择PLL参考模式：差分或单端。当此位置1时，寄存器0x01C[2:1]应清0。

[0] = 0；单端参考模式(默认)。 [0] = 1；差分参考模式。

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AD9520-0

寄存器地址(十六进制)

01D [7]

01D [6]

01D [5]

01D [4]

01D [3]

01D [1]

01D [0]

01E [4:3] 0 0 0 1 1 0 1 1 01E [2]

01E [1]

01F [6]

01F [5]

01F [4]

01F [3]

名称描述

位

使能STATUS 引脚上的

Status_EEPROM

使能

XTAL OSC

使能时钟倍频器

禁用PLL 状态寄存器

使能LD 引脚比较器

使能外部保持

使能保持

外部零延迟反馈通道分频器选择

使能外部零延迟

使能零延迟

VCO校准完成 (只读)

保持模式激活 (只读)

选择REF2 (只读)

VCO频率大于阈值(只读)

使能STATUS引脚上的Status_EEPROM信号。

[7] = 0；STATUS引脚由0x017[7:2]选择控制。 [7] = 1；选择STATUS引脚上的Status_EEPROM信号。此位覆盖0x017[7:2](默认)。

使能PLL参考输入端的晶振所需的保持放大器。 [6] = 0；禁用晶振保持放大器(默认)。 [6] = 1；使能晶振保持放大器。

使能PLL参考输入时钟倍频器。 [5] = 0；禁用倍频器(默认)。 [5] = 1；使能倍频器。

禁用PLL状态寄存器回读。 [4] = 0；使能PLL状态寄存器(默认)。 [4] = 1；禁用PLL状态寄存器。如果此位置1，则寄存器01F不会自动更新。

使能LD引脚电压比较器。用于LD引脚电流源锁定检测模式。当AD9520处于内部(自动)保持模式时，可以利用LD引脚上的电压来确定PLL先前是否处于锁定状态(见图46)。否则，它可以与REFMON和

STATUS引脚一起使用，以监控此引脚上的电压。 [3] = 0；禁用LD引脚比较器并忽略LD引脚电压；内部/自动保持控制器视此引脚为真(高电平，默认)。 [3] = 1；使能LD引脚比较器(利用LD引脚电压确定PLL先前是否处于锁定状态)。

通过SYNC引脚使能外部保持控制。(这将禁用内部保持模式。) [1] = 0；自动保持模式，保持由自动保持电路控制(默认)。 [1] = 1；外部保持模式，保持由SYNC引脚控制。

使能内部控制的保持功能。 [0] = 0；禁用保持(默认)。 [0] = 1；使能保持。

[4] [3] 选择外部零延迟路径中使用哪个通道分频器

选择使用何种零延迟模式。 [2] = 0；如果0x01E[1] = 1，则使能内部零延迟模式(默认)。 [2] = 1；如果0x01E[1] = 1，则使能外部零延迟模式。

使能零延迟功能。 [1] = 0；禁用零延迟功能(默认)。 [1] = 1；使能零延迟功能。

回读寄存器。指示VCO校准的状态。 [6] = 0；VCO校准未完成。 [6] = 1；VCO校准已完成。

回读寄存器。指示器件是否处于保持状态(见图46)。这与保持使能不同。 [5] = 0；非处于保持状态。 [5] = 1；保持状态激活。

回读寄存器。指示选择哪一个PLL参考作为PLL的输入。 [4] = 0；选择REF1(如果在差分模式下，则选择差分参考)。 [4] = 1；选择REF2。

回读寄存器。指示VCO频率是否大于阈值(见表17的REF1、REF2和VCO频率状态监控器参数)。 [3] = 0；VCO频率小于阈值。 [3] = 1；VCO频率大于阈值。

选择通道分频器0(默认) 选择通道分频器1 选择通道分频器2 选择通道分频器3

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寄存器地址(十六进制)

01F [2]

01F [1]

01F [0]

表54. 输出驱动器控制

寄存器地址(十六进制)

0F0 [7]

0F0 [6:5]

0F0 [4:3]

0 (默认) X 0 (默认) LVPECL 0 X 1 LVPECL 1 0 (默认) 0 CMOS 1 0 1 CMOS 1 1 0 CMOS 1 1 1 CMOS 0F0 [2:1]

0 0 400 0 1 600 1 (默认) 0 (默认) 780 1 1 960 0F0 [0]

0F1 [7:0] 0F2 [7:0] 0F3 [7:0] 0F4 [7:0] 0F5 [7:0]

名称描述

位

REF2频率大于阈值(只读)

REF1频率大于阈值(只读)

数字锁定检测 (只读)

名称描述

位

OUT0格式

OUT0 CMOS 配置

OUT0极性

OUT0 LVPECL 差分电压

OUT0 LVPECL

关断

OUT1控制 OUT2控制 OUT3控制 OUT4控制 OUT5控制

回读寄存器。指示REF2的信号频率是否大于寄存器0x01A[6]设置的阈值频率。 [2] = 0；REF2频率小于阈值频率。 [2] = 1；REF2频率大于阈值频率。

回读寄存器。指示REF1的信号频率是否大于寄存器0x01A[6]设置的阈值频率。 [1] = 0；REF1频率小于阈值频率。 [1] = 1；REF1频率大于阈值频率。

回读寄存器。数字锁定检测。 [0] = 0；PLL未锁定。 [0] = 1；PLL已锁定。

选择OUT0的输出类型。 [7] = 0；LVPECL(默认)。 [7] = 1；CMOS。

当0x0F0[7] = 1时，设置OUT0的CMOS输出配置。

[6:5] OUT0A OUT0B

00 01 10 11(默认)

设置OUT0的输出极性。

[7] [4] [3] 输出类型 OUT0A OUT 0B

设置LVPECL输出差分电压(V

[2] [1] V

LVPECL关断。 [0] = 0；正常工作(默认)。 [0] = 1；安全关断。

此寄存器控制OUT1，位功能分配与寄存器0x0F0相同。此寄存器控制OUT2，位功能分配与寄存器0x0F0相同。此寄存器控制OUT3，位功能分配与寄存器0x0F0相同。此寄存器控制OUT4，位功能分配与寄存器0x0F0相同。此寄存器控制OUT5，位功能分配与寄存器0x0F0相同。

三态开三态开

三态三态开开

)。

(mV)

同相反相同相反相同相反相

AD9520-0

反相同相同相反相反相同相

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AD9520-0

寄存器地址(十六进制)

0F6 [7:0] 0F7 [7:0] 0F8 [7:0] 0F9 [7:0] 0FA [7:0] 0FB [7:0] 0FC [7]

0 0 1 0 1 1

0FC [6] 0FC [5] 0FC [4] 0FC [3] 0FC [2] 0FC [1] 0FC [0] 0FD [3]

0FD [2]

0FD [1] 0FD [0]

名称名称

位

OUT6控制 OUT7控制 OUT8控制 OUT9控制 OUT10控制 OUT11控制

CSDLD En OUT6 CSDLD En OUT5 CSDLD En OUT4 CSDLD En OUT3 CSDLD En OUT2 CSDLD En OUT1 CSDLD En OUT0 CSDLD En

OUT11 CSDLD En

OUT10 CSDLD En OUT9 CSDLD En

此寄存器控制OUT6，位功能分配与寄存器0x0F0相同。此寄存器控制OUT7，位功能分配与寄存器0x0F0相同。此寄存器控制OUT8，位功能分配与寄存器0x0F0相同。此寄存器控制OUT9，位功能分配与寄存器0x0F0相同。此寄存器控制OUT10，位功能分配与寄存器0x0F0相同。此寄存器控制OUT11，位功能分配与寄存器0x0F0相同。

仅当CSDLD为高电平时，OUT7使能。 CSDLD En OUT7

[7] CSDLD信号 OUT7使能状态

仅当CSDLD为高电平时，OUT6使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT5使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT4使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT3使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT2使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT1使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT0使能。设置与寄存器0x0FC[7]相同。仅当CSDLD为高电平时，OUT11使能。设置与寄存器0x0FC[7]相同。

仅当CSDLD为高电平时，OUT10使能。设置与寄存器0x0FC[7]相同。

仅当CSDLD为高电平时，OUT9使能。设置与寄存器0x0FC[7]相同。

OUT8

仅当CSDLD为高电平时，OUT8使能。设置与寄存器0x0FC[7]相同。

不受CSDLD信号影响(默认) 异步关断如果未被其它设置关断，则异步使能OUT7。要使用此功能，用户必须使用电流源数字锁定检测，并将使能LD引脚比较器位(0x01D[3])置1。

表55. LVPECL通道分频器

寄存器地址(十六进制)

190 [7:4]

190 [3:0]

191 [7]

191 [6]

191 [5]

191 [4]

191 [3:0]

名称名称

位

分频器0低周期

分频器0高周期

分频器0旁路

分频器0忽略SYNC

分频器0强制高电平

分频器0高电平启动

分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。值0x7表示分频器在8个输入时钟周期内保持低电平(默认：0x7)。

分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x7表示分频器在8个输入时钟周期内保持高电平(默认：0x7)。

旁路并关断分频器；输入送入分频器输出。

[7] = 0；使用分频器(默认)。 [7] = 1；旁路分频器。

忽略同步。 [6] = 0；遵从芯片级SYNC信号(默认)。 [6] = 1；忽略芯片级SYNC信号。

强制分频器输出为高电平。要求同时设置忽略SYNC。 [5] = 0；分频器输出强制为低电平(默认)。 [5] = 1；分频器输出强制为高电平。

选择时钟输出以高电平启动或以低电平启动。 [4] = 0；低电平启动(默认)。 [4] = 1；高电平启动。

相位偏移(默认：0x0)。分频器0相位偏移

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寄存器地址(十六进制)

位

192 [2]

192 [1]

192 [0]

193 [7:4]

193 [3:0]

194 [7]

194 [6]

194 [5]

194 [4]

194 [3:0] 195 [2]

195 [1]

195 [0]

196 [7:4]

196 [3:0]

197 [7]

名称描述

通道0关断通道0关断。

[2] = 0；正常工作(默认)。 [2] = 1；关断。(通过设置此位，OUT0/OUT0、OUT1/OUT1和OUT2/OUT2被置

于安全关断模式。)

通道0直接至输出将OUT0、OUT1和OUT2连接到分频器0，或者直接连接到VCO或CLK。

[1] = 0；OUT0、OUT1和OUT2连接到分频器0(默认)。 [1] = 1;

如果0x1E1[1:0] = 10b，则VCO直接送至OUT0、OUT1和OUT2。如果0x1E1[1:0] = 00b，则CLk直接送至OUT0、OUT1和OUT2。如果0x1E1[1:0] = 01b，则不起作用。

禁用分频器0 DCC 占空比校正功能。

[0] = 0；使能占空比校正(默认)。 [0] = 1；禁用占空比校正。

分频器1低周期分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。

值0x3表示分频器在4个输入时钟周期内保持低电平(默认：0x3)。

分频器1高周期

分频器1旁路

分频器1忽略SYNC

分频器1强制高电平

分频器1高电平启动

分频器1相位偏移相位偏移(默认：0x0)。通道1关断通道1关断。

通道1直接至输出

禁用分频器1 DCC

分频器2低周期

分频器2高周期

分频器2旁路

分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x3表示分频器在4个输入时钟周期内保持高电平(默认：0x3)。

旁路并关断分频器；输入送入分频器输出。

[7] = 0；使用分频器(默认)。 [7] = 1；旁路分频器。

忽略同步。 [6] = 0；遵从芯片级SYNC信号(默认)。 [6] = 1；忽略芯片级SYNC信号。

强制分频器输出为高电平。要求同时设置忽略SYNC。 [5] = 0；分频器输出强制为低电平(默认)。 [5] = 1；分频器输出强制为高电平。

选择时钟输出以高电平启动或以低电平启动。 [4] = 0；低电平启动(默认)。 [4] = 1；高电平启动。

[2] = 0；正常工作(默认)。 [2] = 1；关断。(通过设置此位，OUT3/OUT3、OUT4/OUT4和OUT5/OUT5被置于

安全关断模式。)

将OUT3、OUT4和OUT5连接到分频器1，或者直接连接到VCO或CLK。

[1] = 0；OUT3、OUT4和OUT5连接到分频器1(默认)。 [1] = 1;

如果0x1E1[1:0] = 10b，则VCO直接送至OUT3、OUT4和OUT5。如果0x1E1[1:0] = 00b，则CLK直接送至OUT3、OUT4和OUT5。如果0x1E1[1:0] = 01b，则不起作用。

占空比校正功能。

[0] = 0；使能占空比校正(默认)。 [0] = 1；禁用占空比校正。

分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。值0x1表示分频器在2个输入时钟周期内保持低电平(默认：0x1)。分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x1表示分频器在2个输入时钟周期内保持高电平(默认：0x1)。

旁路并关断分频器；输入送入分频器输出。

[7] = 0；使用分频器(默认)。 [7] = 1；旁路分频器。

AD9520-0

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AD9520-0

寄存器地址(十六进制)

位

197 [6]

197 [5]

197 [4]

197 [3:0] 198 [2]

198 [1]

198 [0]

199 [7:4]

199 [3:0]

19A [7]

19A [6]

19A [5]

19A [4]

19A [3:0]

19B [2]

名称描述

分频器2忽略SYNC 忽略同步。

[6] = 0；遵从芯片级SYNC信号(默认)。 [6] = 1；忽略芯片级SYNC信号。

分频器2强制高电平强制分频器输出为高电平。要求同时设置忽略SYNC。

[5] = 0；分频器输出强制为低电平(默认)。 [5] = 1；分频器输出强制为高电平。

分频器2高电平启动选择时钟输出以高电平启动或以低电平启动。

[4] = 0；低电平启动(默认)。 [4] = 1；高电平启动。

分频器2相位偏移相位偏移(默认：0x0)。通道2关断通道2关断。

[2] = 0；正常工作(默认)。 [2] = 1；关断。(通过设置此位，OUT6/OUT6、OUT7/OUT7和OUT8/OUT8被置于

安全关断模式。)

通道2直接至输出

禁用分频器2 DCC

分频器3低周期

分频器3高周期

分频器3旁路

分频器3忽略SYNC

分频器3强制高电平

分频器3高电平启动

分频器3相位偏移相位偏移(默认：0x0)。

通道3关断通道3关断。

将OUT6、OUT7和OUT8连接到分频器2，或者直接连接到VCO或CLK。

[1] = 0；OUT6、OUT7和OUT8连接到分频器2(默认)。 [1] = 1:

如果0x1E1[1:0] = 10b，则VCO直接送至OUT6、OUT7和OUT8。如果0x1E1[1:0] = 00b，则CLk直接送至OUT6、OUT7和OUT8。如果0x1E1[1:0] = 01b，则不起作用。

占空比校正功能。

[0] = 0；使能占空比校正(默认)。 [0] = 1；禁用占空比校正。

分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。值0x0表示分频器在1个输入时钟周期内保持低电平(默认：0x0)。

分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x0表示分频器在1个输入时钟周期内保持高电平(默认：0x0)。

旁路并关断分频器；输入送入分频器输出。

[7] = 0；使用分频器(默认)。 [7] = 1；旁路分频器。

忽略同步。 [6] = 0；遵从芯片级SYNC信号(默认)。 [6] = 1；忽略芯片级SYNC信号。

强制分频器输出为高电平。要求同时设置忽略SYNC。 [5] = 0；分频器输出强制为低电平(默认)。 [5] = 1；分频器输出强制为高电平。

选择时钟输出以高电平启动或以低电平启动。 [4] = 0；低电平启动(默认)。 [4] = 1；高电平启动。

[2] = 0；正常工作(默认)。 [2] = 1；关断。(通过设置此位，OUT9/OUT9、OUT10/OUT10和OUT11/OUT11也被置于安全关断模式。)

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寄存器地址(十六进制)

19B [1]

19B [0]

表56. VCO分频器和CLK输入

寄存器地址(十六进制)

1E0 [2:0]

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1E1 [4]

1E1 [3]

1E1 [2]

1E1 [1]

1E1 [0]

名称描述

位

通道3直接至输出

禁用分频器3 DCC

名称描述

位

VCO分频器

关断时钟输入部分关断时钟输入部分(包括CLK缓冲器、VCO分频器和CLK树)。

关断VCO时钟接口关断VCO与时钟分配之间的接口模块。

关断VCO和CLK 关断VCO和CLK输入。

选择VCO或CLK 选择VCO或CLK作为VCO分频器的输入。

旁路VCO分频器旁路或使用VCO分频器。[0] = 0；使用VCO分频器(默认)。[0] = 1；旁路VCO分频器，

将OUT9、OUT10和OUT11连接到分频器3，或者直接连接到VCO或CLK。

[1] = 0；OUT9、OUT10和OUT11连接到分频器3(默认)。 [1] = 1;

如果0x1E1[1:0] = 10b，则VCO直接送至OUT9、OUT10和OUT11。如果0x1E1[1:0] = 00b，则CLk直接送至OUT9、OUT10和OUT11。如果0x1E1[1:0] = 01b，则不起作用。

占空比校正功能。

[0] = 0；使能占空比校正(默认)。 [0] = 1；禁用占空比校正。

[2] [1] [0] 分频比

[4] = 0；正常工作(默认)。 [4] = 1；关断。

[3] = 0；正常工作(默认)。 [3] = 1；关断。

[2] = 0；正常工作(默认)。 [2] = 1；关断。

[1] = 0；选择外部CLK作为VCO分频器的输入(默认)。 [1] = 1；选择VCO作为VCO分频器的输入，此时不能旁路VCO分频器。

要使用PLL和内部VCO，必须将此位置1。

此时无法选择VCO作为输入。

AD9520-0

2(默认) 3 4 5 6 输出静态 1(旁路) 输出静态

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AD9520-0

表 57. 系统

寄存器地址(十六进制)

230 [3]

230 [2]

230 [1]

230 [0]

表58. 更新所有寄存器

寄存器地址(十六进制)

232 [0] IO_UPDATE

名称描述

位

禁用上电SYNC 上电同步模式。用于禁用防不良脉冲电路。

关断SYNC 关断同步功能。

关断分配参考关断分配部分的参考。

软SYNC

名称描述

位

[3] = 0；使能防不良脉冲电路(默认)。 [3] = 1；禁用防不良脉冲电路。

[2] = 0；SYNC功能正常工作(默认)。 [2] = 1；关断SYNC电路。

[1] = 0；分配部分的参考正常工作(默认)。 [1] = 1；关断分配部分的参考。

软SYNC位与SYNC引脚的工作方式相同，但该位的极性相反，即高电平将使选定的通道进入预定静止状态，1到0跃迁将触发SYNC。

[0] = 0；同SYNC高电平。 [0] = 1；同SYNC低电平。

此位必须置1，才能将缓冲寄存器的内容传输到有效寄存器。这发生在下一个SCLK上升沿。此位为自清零位，即不需要设置就能恢复为0。 [0] = 1(自清零)；将所有的有效寄存器更新为缓冲寄存器的内容。

表59. EEPROM缓冲段

寄存器地址(十六进制)

A00 至 A16

名称描述

位

EEPROM缓冲段寄存器1到EEPROM 缓冲段寄存器23

EEPROM缓冲段部分存储需存储读取EEPROM的起始地址和字节数。AD9520寄存器空间不是连续的，因此，为了存储和检索EEPROM，EEPROM控制器需要知道AD9520寄存器空间的起始地址和字节数。此外，EEPROM控制器使用特殊指令——操作代码(即IO_UPDATE和end-of-data)，它们也存储在EEPROM缓冲段中。EEPROM缓冲段寄存器的片内默认设置方式如下：在所有寄存器与EEPROM之间的传输完成后，发出IO_UPDATE指令。更多信息参见“EEPROM缓冲段编程”部分。

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表 60. EEPROM 控制

寄存器地址(十六进制)

B00 [0]

B01 [0]

B02 [1]

B02 [0]

B03 [0]

名称描述

位

STATUS_EEPROM (只读)

EEPROM数据错误(只读)

Soft_EEPROM

使能EEPROM 写入

REG2EEPROM

AD9520-0

该只读寄存器指示读写EEPROM期间，EEPROM与缓冲寄存器段之间的数据传输状态。当0x01D[7]置1时， STATUS引脚也可提供此信号。 [0] = 0；数据传输已完成。 [0] = 1；数据传输未完成。

该只读寄存器指示EEPROM与缓冲器之间的数据传输是否发生错误。 [0] = 0；无错误。数据正确。 [0] = 1；检测到错误数据。

当EEPROM引脚接低电平时，Soft_EEPROM位置1即可利用EEPROM中保存的设置复位AD9520。 [1] = 1；用EEPROM设置进行软复位(自清零)。

使能用户写入EEPROM。 [0] = 0；使能EEPROM写保护。用户无法写入EEPROM(默认)。 [0] = 1；禁用EEPROM写保护。用户可以写入EEPROM。

将数据从缓冲寄存器传输到EEPROM(自清零)。 [0] = 1；此位置1将启动从缓冲寄存器到EEPROM的数据传输(写过程)；数据传输完毕后，

C主机将其复位。

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AD9520-0

应用信息

使用AD9520进行频率规划

AD9520是一款高度灵活的PLL。选择AD9520的PLL设置和版本时，应当注意以下几点。

AD9520有四个分频器：参考(或R)分频器、反馈(或N)分频器、VCO分频器和通道分频器。当试图实现一个特别困难、需要大量分频的分频比时，某些分频可以通过VCO分频器或通道分频器执行，从而允许较高的鉴相器频率，并且为环路带宽的选择提供更大的灵活性。

对于AD9520系列产品，较低的VCO频率一般意味着抖动性能也略胜一筹。在AD9520系列的整个VCO频率范围 (1.4 GHz至2.95 GHz)，相同输出频率下的积分抖动(12 kHz 至20 MHz偏移)之差通常小于150。如果利用VCO频率较低的AD9520版本能够实现所需的频率，则选择频率较低的器件可实现最佳的相位噪声和最低的抖动。然而，选择VCO 频率较高的器件可提高频率规划的灵活性。

关于电荷泵电流，设计人员应选择位于容许范围中间的标称电荷泵电流作为起点，以便提高或降低电荷泵电流，从而沿任一方向精调PLL环路带宽。

ADIsimCLK是一款功能强大的PLL建模工具，可以从

www.analog.com下载，它能精确地确定给定应用的最佳环

路滤波器。

在ADC时钟应用中使用AD9520输出

高速ADC对AD9520采样时钟的质量极为敏感。ADC可以看作一个采样混频器，时钟上的任何噪声、失真或时间抖动都会与模数转换输出端的目标信号合并。时钟完整性要求随着模拟输入频率和分辨率的提高而提高，要求最苛刻的是14位分辨率以上的高模拟输入频率应用。ADC的理论信噪比(SNR)受ADC分辨率和采样时钟抖动限制。考虑一个无限分辨率的理想ADC，步进大小和量化误差可忽略不计，则可用SNR可以近似表示为：

其中：

为需要被数字化的最高模拟频率。

为采样时钟的均方根抖动。

图69显示出采样时钟抖动与模拟频率和有效位数(ENOB)的函数关系。

110

100

SNR (dB)

10 1k100

(MHz)

SNR = 20log

2πf

s s s

AtJ

ENOB

07213-044

图69. SNR和ENOB与模拟输入频率的关系

参见应用笔记AN-756和AN-501 (www.analog.com)。

许多高性能ADC均提供差分时钟输入功能，以简化在嘈杂的PCB上提供所需低抖动时钟的任务。(对嘈杂的PCB的单端时钟进行分配可导致在采样时钟信号中产生耦合噪声。差分分配具有共模抑制特性，可在嘈杂的环境下提供优越的时钟性能。)利用AD9520差分LVPECL输出提供的时钟，可以最大程度地提高转换器的信噪比性能。

在选择最佳时钟/转换器解决方案时，要考虑ADC的输入需求(差分或单端、逻辑电平终端)。

LVPECL时钟分配

在AD9520的所有输出中，LVPECL输出提供的时钟信号抖动最低。LVPECL输出(射极开路)要求直流端接以偏置输出晶体管。图53显示了LVPECL输出级的简化等效电路。

在多数应用中，建议使用LVPECL远端戴维宁端接(见图70) 或Y型端接(见图71)。无论何种情况，接收缓冲器的V 配VS_DRV。如果不匹配，建议使用交流耦合(见图72)。

LVPECL Y型端接是一种有效的端接方案，使用的元件最少，并且同时提供奇数模式和偶数模式的阻抗匹配。在高频时，对于紧密耦合的传输线路，偶数模式阻抗匹配是一个重要的考虑。它的一个主要缺点是不能灵活地改变射极跟随器LVPECL驱动器的驱动强度。当驱动长走线时，这可能是一个重要考虑，但通常不是问题。如果VS_DRV = 2.5 V，则图71所示的50 Ω接地端接电阻应变为19 Ω。

应匹

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Ω

AD9520-0

戴维宁等效端接使用电阻网络提供50 Ω端接，连接到低于 LVPECL驱动器V VS_DRV应等于接收缓冲器的V

的直流电压。这种情况下，AD9520的

。虽然所示的电阻组合产

生 VS_DRV − 2 V的直流偏置点，但实际共模电压为 VS_DRV − 1.3 V，因为有额外电流从AD9520 LVPECL驱

动器流经下拉电阻。

当VS_DRV = 2.5 V时，电路相同，但下拉电阻变为62.5 Ω，上拉电阻变为250 Ω。

S_DRV

VS_DRV

LVPECL

50Ω

SINGLE-ENDED

(NOT COUPLED)

50Ω

图70. 直流耦合的3.3 V LVPECL远端戴维宁端接

S_DRV

Z0 = 50Ω

LVPECL

Z0 = 50Ω

50Ω

图71. 直流耦合的3.3 V LVPECL Y型端接

S_DRV

LVPECL

200Ω 200Ω

0.1nF

100Ω DIFFERENTIAL

0.1nF

TRANSMISSION LINE

(COUPLED)

127Ω127Ω

83Ω83Ω

50Ω 50Ω

100Ω

LVPECL

= VS_DR

LVPECL

7213-045

07213-047

通常需要源端的串联端接电阻提供传输线匹配和/或降低驱动器的瞬态电流。

电阻值由电路板设计及时序要求决定；典型值为10 Ω至 100 Ω。另外，CMOS输出还会受能驱动的容性负载或走线长度的限制。通常，建议将走线长度控制在3英寸以内，以保持信号上升/下降时间和信号完整性。

60.4

(1.0 INCH)

10Ω

CMOS CMOS

MICROSTRIP

07213-076

图73. CMOS输出的串行端接

PCB走线远端的终端是第二选项。AD9520的CMOS输出无

法提供足够的电流，来为低阻抗远端终端提供全电压摆幅 (见图74)。远端终端网络应与PCB走线的阻抗相匹配并提供所需开关点。信号摆幅降低后仍可以满足某些应用对接收器输入的需求。在不太重要的网络中驱动长走线时，这一点非常有用。

10Ω

CMOS CMOS

50Ω

100Ω

07213-077

图74. 远端终端CMOS输出

由于单端CMOS时钟的限制，在长走线上驱动高速信号时，需考虑使用差分输出。AD9520能提供LVPECL输出，因此，当差分信号的固有抗扰度能够提供出色的时钟转换性能时，该器件能较好地驱动长走线。

07213-046

图72. 交流耦合LVPECL和并行传输线

CMOS时钟分配

AD9520的输出驱动器可以配置为CMOS驱动器。用作 CMOS驱动器时，各路输出变为一对CMOS输出，各CMOS

输出可以独立开启或关闭，以及设置为反相或同相。这些输出与3.3 V或2.5 V CMOS兼容。然而，各输出驱动器(包括LVPECL)必须采用2.5 V或3.3 V电源供电。用户不能混用

2.5 V和3.3 V输出。

采用单端CMOS时钟时，适用以下准则：

如果可能的话，应设计点对点连接，使得每个驱动器仅与一个接收器对应。以这种方式连接输出引脚可以简化终端方案并降低因输出走线的阻抗不匹配而导致的响铃振荡。

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AD9520-0

外形尺寸

PIN 1

INDICATOR

9.00

BSC SQ

TOP VIEW

8.75

BSC SQ

0.60

MAX

0.50

BSC

0.60 MAX

EXPOSED PAD

(BOTTOM VIEW)

PIN 1

INDICATOR

6.35

6.20 SQ

6.05

1.00

0.85

0.80

SEATING

PLANE

12° MAX

0.50

0.40

0.30

0.80 MAX

0.65 TYP

0.30

0.23

0.18

COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4

0.05 MAX

0.02 NOM

0.20 REF

7.50 REF

FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET.

0.25 MIN

091707-C

图75. 64引脚LFCSP_VQ[引脚架构芯片级]封装

9 mm x 9 mm , 超薄体

CP-64-4

图示尺寸单位：mm

订购指南

型号温度范围封装描述封装选项

AD9520-0BCPZ AD9520-0BCPZ-REEL7 AD9520-0/PCBZ

Z = 符合RoHS标准的器件。

−40°C至+85°C

CP-64-4

−40°C至+85°C

64引脚引脚架构芯片级封装(LFCSP_VQ) 64引脚引脚架构芯片级封装(LFCSP_VQ) 评估板

CP-64-4

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Datasheet AD9520-0 Datasheet (ANALOG DEVICES)

Specifications and Main Features

Frequently Asked Questions

User Manual