ISSI IS61SF25618-10TQ, IS61SF25618-10B, IS61SF25616-8TQ, IS61SF25616-8.5TQ, IS61SF25616-8.5B Datasheet

...
0 (0)

IS61SF25616

®

IS61SF25618

ISSI

256K x 16, 256K x 18 SYNCHRONOUS FLOW-THROUGH STATIC RAM

APRIL 2001

FEATURES

Fast access times: 8 ns, 8.5 ns, 10 ns, and 12 ns

Internal self-timed write cycle

Individual Byte Write Control and Global Write

Clock controlled, registered address, data inputs and control signals

PentiumTM or linear burst sequence control using MODE input

Three chip enables for simple depth expansion and address pipelining

Common data inputs and data outputs

JEDEC 100-Pin TQFP and 119-pin PBGA package

Single +3.3V +10%, –5% power supply

Power-down snooze mode

DESCRIPTION

The ISSI IS61SF25616 and IS61SF25618 is a high-speed, low-power synchronous static RAM designed to provide a burstable, high-performance memory for high speed networking and communication applications. It is organized as 262,144 words by 16 bits and 18 bits, fabricated with ISSI's advanced CMOS technology. The device integrates a 2-bit burst counter, high-speed SRAM core, and high-drive capability outputs into a single monolithic circuit. All synchronous inputs pass through registers controlled by a positive-edge-triggered single clock input.

Write cycles are internally self-timed and are initiated by the rising edge of the clock input. Write cycles can be from one to four bytes wide as controlled by the write control inputs.

Separate byte enables allow individual bytes to be written. BW1 controls DQ1-8, BW2 controls DQ9-16, conditioned by BWE being LOW. A LOW on GW input would cause all bytes to be written.

Bursts can be initiated with either ADSP (Address Status Processor) or ADSC (Address Status Cache Controller) input pins. Subsequent burst addresses can be generated internally by the IS61SF25616 and controlled by the ADV (burst address advance) input pin.

The mode pin is used to select the burst sequence order, Linear burst is achieved when this pin is tied LOW. Interleave burst is achieved when this pin is tied HIGH or left floating.

FAST ACCESS TIME

Symbol

Parameter

8

8.5

10

12

Units

tKQ

Clock Access Time

8

8.5

10

12

ns

 

 

 

 

 

 

 

tKC

Cycle Time

10

11

15

15

ns

 

Frequency

100

90

66

66

MHz

 

 

 

 

 

 

 

ISSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors which may appear in this publication. © Copyright 2001, Integrated Silicon Solution, Inc.

Integrated Silicon Solution, Inc. — 1-800-379-4774

1

Rev. A

04/17/01

ISSI IS61SF25618-10TQ, IS61SF25618-10B, IS61SF25616-8TQ, IS61SF25616-8.5TQ, IS61SF25616-8.5B Datasheet

IS61SF25616

ISSI

®

IS61SF25618

 

BLOCK DIAGRAM

MODE

 

 

 

 

 

 

ADV

 

 

 

 

 

 

CLK

 

BURST

 

 

 

 

 

 

2

18

 

 

 

 

COUNTER

 

 

 

 

 

 

 

 

ADSC

CLK2

CLR

 

 

256K x 16, 256K x 18

 

 

 

MEMORY ARRAY

ADSP

 

 

 

 

A2-A17

 

2

 

 

 

 

 

18

16

 

 

 

A1

 

 

 

 

 

 

 

 

 

 

A0

ADDRESS

 

 

 

 

 

 

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

 

 

 

 

16

16

GW

 

 

 

 

or

or

 

 

 

 

 

18

18

BWE

 

 

 

 

 

 

 

BW1

 

 

 

 

 

BW1

BYTE WRITE

 

 

 

 

 

REGISTER

 

 

 

 

 

 

 

 

 

 

 

 

BW2

 

 

 

 

 

BW2

BYTE WRITE

 

 

2

 

 

REGISTER

 

 

DATA INPUT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

REGISTER

 

 

 

 

 

CLK

 

 

 

CLK2

CLK

 

 

 

CE1

ENABLE

ENABLE

 

 

 

 

CE2

REGISTER

REGISTER

 

 

 

 

 

 

 

 

 

 

CE2

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

 

 

 

 

DQ1-DQ16

 

 

 

 

 

 

or

 

 

 

 

 

 

DQ1-DQ18

2

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

Rev. A

04/17/01

IS61SF25616

ISSI

®

IS61SF25618

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

 

 

 

 

100-Pin TQFP

 

 

 

 

1

2

3

4

5

6

7

 

A6

A7 CE

CE2

NC

NC

BW2

BW1

CE2 VCC

GND CLK GW BWE OE

ADSC

ADSP ADV

A8

A9

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

NC

1

 

 

 

 

 

 

 

 

 

 

 

80

A17

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

2

 

 

 

 

 

 

 

 

 

 

 

79

NC

NC

CE2

A3

ADSC

A9

CE2

NC

 

 

 

 

 

 

 

 

 

 

 

C

 

 

 

 

 

 

NC

3

 

 

 

 

 

 

 

 

 

 

 

78

NC

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

 

 

 

 

 

 

77

VCCQ

NC

A7

A2

VCC

A12

A15

NC

 

 

 

 

 

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

6

 

 

 

 

 

 

 

 

 

 

 

75

NC

DQ9

NC

GND

NC

GND

NC

NC

 

 

 

 

 

 

 

 

 

 

 

NC

7

 

 

 

 

 

 

 

 

 

 

 

74

NC

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ9

8

 

 

 

 

 

 

 

 

 

 

 

73

DQ8

NC

DQ10

GND

CE

GND

NC

DQ8

 

 

 

 

 

 

 

 

 

 

 

DQ10

9

 

 

 

 

 

 

 

 

 

 

 

72

DQ7

F

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

GND

OE

GND

DQ7

VCCQ

GND

10

 

 

 

 

 

 

 

 

 

 

 

71

GND

VCCQ

VCCQ

11

 

 

 

 

 

 

 

 

 

 

 

70

VCCQ

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ11

BW2

ADV

GND

NC

DQ6

DQ11

12

 

 

 

 

 

 

 

 

 

 

 

69

DQ6

NC

DQ12

13

 

 

 

 

 

 

 

 

 

 

 

68

DQ5

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

H

 

 

 

 

 

 

GND

14

 

 

 

 

 

 

 

 

 

 

 

67

GND

DQ12

NC

GND

GW

GND

DQ5

NC

VCC

15

 

 

 

 

 

 

 

 

 

 

 

66

NC

J

 

 

 

 

 

 

NC

16

 

 

 

 

 

 

 

 

 

 

 

65

VCC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

GND

17

 

 

 

 

 

 

 

 

 

 

 

64

ZZ

K

 

 

 

 

 

 

DQ13

18

 

 

 

 

 

 

 

 

 

 

 

63

DQ4

NC

DQ13

GND

CLK

GND

NC

DQ4

DQ14

19

 

 

 

 

 

 

 

 

 

 

 

62

DQ3

L

 

 

 

 

 

 

VCCQ

20

 

 

 

 

 

 

 

 

 

 

 

61

VCCQ

DQ14

NC

GND

NC

BW1

DQ3

NC

GND

21

 

 

 

 

 

 

 

 

 

 

 

60

GND

M

 

 

 

 

 

 

DQ15

22

 

 

 

 

 

 

 

 

 

 

 

59

DQ2

 

 

 

 

 

 

DQ16

23

 

 

 

 

 

 

 

 

 

 

 

58

DQ1

VCCQ

DQ15

GND

BWE

GND

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

N

 

 

 

 

 

 

NC

24

 

 

 

 

 

 

 

 

 

 

 

57

NC

 

 

 

 

 

 

NC

25

 

 

 

 

 

 

 

 

 

 

 

56

NC

DQ16

NC

GND

A1

GND

DQ2

NC

 

 

 

 

 

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

 

 

 

 

55

GND

P

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

 

 

 

54

VCCQ

NC

NC

GND

A0

GND

NC

DQ1

 

 

 

 

 

 

 

 

 

 

 

NC

28

 

 

 

 

 

 

 

 

 

 

 

53

NC

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

29

 

 

 

 

 

 

 

 

 

 

 

52

NC

NC

A5

MODE

VCC

GND

A13

NC

 

 

 

 

 

 

 

 

 

 

 

NC

30

 

 

 

 

 

 

 

 

 

 

 

51

NC

T

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

NC

A11

A10

NC

A14

A17

ZZ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

U

 

 

 

 

 

 

 

MODE

A5 A4

A3

A2

A1

A0

NC

NC GND

VCC NC NC A10 A11

A12

A13 A14

A15

A16

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

256K x 16

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BW1-BW2

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

CE, CE2, CE2 Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQ1-DQ16

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply: +3.3V

 

 

ZZ

Snooze Enable

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

3

Rev. A

04/17/01

IS61SF25616

 

 

 

 

 

 

 

 

 

 

 

 

 

ISSI

®

IS61SF25618

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

119-pin PBGA (Top View)

 

 

 

 

 

 

100-Pin TQFP

 

 

 

 

 

1

2

3

4

5

6

7

 

A6

A7 CE

CE2

NC NC BW2 BW1

CE2 VCC

GND CLK GW BWE OE

ADSC ADSP

ADV

A8

A9

 

 

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

 

NC

1

 

 

 

 

 

 

 

 

80

A17

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

2

 

 

 

 

 

 

 

 

79

NC

 

NC

CE2

A3

ADSC

A9

CE2

NC

 

 

 

 

 

 

 

 

 

NC

3

 

 

 

 

 

 

 

 

78

NC

 

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

 

NC

A7

A2

VCC

A12

A15

NC

 

 

 

 

 

 

 

 

 

D

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

76

GND

 

 

 

 

 

 

 

NC

6

 

 

 

 

 

 

 

 

75

NC

 

DQ9

NC

GND

NC

GND

DQP1

NC

 

 

 

 

 

 

 

 

 

E

 

 

 

 

 

 

NC

7

 

 

 

 

 

 

 

 

74

DQP1

 

 

 

 

 

 

 

DQ9

8

 

 

 

 

 

 

 

 

73

DQ8

 

NC

DQ10

GND

CE

GND

NC

DQ8

 

 

 

 

 

 

 

 

 

F

 

 

 

 

 

 

DQ10

9

 

 

 

 

 

 

 

 

72

DQ7

 

VCCQ

NC

GND

OE

GND

DQ7

VCCQ

GND

10

 

 

 

 

 

 

 

 

71

GND

 

G

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

 

NC

DQ11

BW2

ADV

GND

NC

DQ6

DQ11

12

 

 

 

 

 

 

 

 

69

DQ6

 

H

 

 

 

 

 

 

DQ12

13

 

 

 

 

 

 

 

 

68

DQ5

 

DQ12

NC

GND

GW

GND

DQ5

NC

GND

14

 

 

 

 

 

 

 

 

67

GND

 

J

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

 

66

NC

 

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

NC

16

 

 

 

 

 

 

 

 

65

VCC

 

K

DQ13

GND

CLK

GND

NC

DQ4

GND

17

 

 

 

 

 

 

 

 

64

ZZ

 

NC

DQ13

18

 

 

 

 

 

 

 

 

63

DQ4

 

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

GND

NC

BW1

DQ3

NC

DQ14

19

 

 

 

 

 

 

 

 

62

DQ3

 

DQ14

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

 

M

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GND

21

 

 

 

 

 

 

 

 

60

GND

 

VCCQ

DQ15

GND

BWE

GND

NC

VCCQ

 

 

 

 

 

 

 

 

 

DQ15

22

 

 

 

 

 

 

 

 

59

DQ2

 

N

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ16

23

 

 

 

 

 

 

 

 

58

DQ1

 

DQ16

NC

GND

A1

GND

DQ2

NC

 

 

 

 

 

 

 

 

 

DQP2

24

 

 

 

 

 

 

 

 

57

NC

 

P

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

25

 

 

 

 

 

 

 

 

56

NC

 

NC

DQP2

GND

A0

GND

NC

DQ1

 

 

 

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

 

55

GND

 

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

54

VCCQ

 

NC

A5

MODE

VCC

GND

A13

NC

 

 

 

 

 

 

 

 

 

NC

28

 

 

 

 

 

 

 

 

53

NC

 

T

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

29

 

 

 

 

 

 

 

 

52

NC

 

NC

A11

A10

NC

A14

A17

ZZ

 

 

 

 

 

 

 

 

 

NC

30

 

 

 

 

 

 

 

 

51

NC

 

U

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC GND

VCC NC NC A10 A11

A12 A13

A14

A15

A16

 

 

 

 

 

 

 

 

256K x 18

 

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BW1-BW2

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

CE, CE2, CE2 Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQ1-DQ16

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply: 3.3V

 

 

ZZ

Snooze Enable

 

 

DQP1-DQP2

Parity Data I/O DQP1 is parity for

 

DQ1-8; DQP2 is parity for DQ9-16

 

 

4 Integrated Silicon Solution, Inc. — 1-800-379-4774

Rev. A

04/17/01

IS61SF25616

 

 

 

 

 

 

 

 

ISSI

®

IS61SF25618

 

 

 

 

 

 

 

 

 

TRUTH TABLE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Address

 

 

 

 

 

 

 

 

 

 

Operation

Used

CE

CE2

CE2

ADSP

ADSC

ADV

WRITE

OE

DQ

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselected, Power-down

None

H

X

X

X

L

X

X

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselected, Power-down

None

L

X

H

L

X

X

X

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselected, Power-down

None

L

L

X

L

X

X

X

X

High-Z

 

Deselected, Power-down

None

X

X

H

H

L

X

X

X

High-Z

 

Deselected, Power-down

None

X

L

X

H

L

X

X

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

External

L

H

L

L

X

X

X

X

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

External

L

H

L

H

L

X

Read

X

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Begin Burst

External

L

H

L

H

L

X

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

Next

X

X

X

H

H

L

Read

L

Q

 

Read Cycle, Continue Burst

Next

X

X

X

H

H

L

Read

H

High-Z

 

Read Cycle, Continue Burst

Next

H

X

X

X

H

L

Read

L

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

Next

H

X

X

X

H

L

Read

H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Continue Burst

Next

X

X

X

H

H

L

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Continue Burst

Next

H

X

X

X

H

L

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

Current

X

X

X

H

H

H

Read

L

Q

 

Read Cycle, Suspend Burst

Current

X

X

X

H

H

H

Read

H

High-Z

 

Read Cycle, Suspend Burst

Current

H

X

X

X

H

H

Read

L

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

Current

H

X

X

X

H

H

Read

H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Suspend Burst

Current

X

X

X

H

H

H

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Suspend Burst

Current

H

X

X

X

H

H

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

PARTIAL TRUTH TABLE

Function

GW

BWE

BW1

BW2

 

 

 

 

 

Read

H

H

X

X

 

 

 

 

 

Read

H

L

H

H

 

 

 

 

 

Write Byte 1

H

L

L

H

Write All Bytes

H

L

L

L

Write All Bytes

L

X

X

X

 

 

 

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

5

Rev. A

04/17/01

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