ISSI IS61SF12836-12TQI, IS61SF12836-12TQ, IS61SF12836-10TQI, IS61SF12836-8.5TQI, IS61SF12836-8.5B Datasheet

...
0 (0)

IS61SF12832

®

IS61SF12836

ISSI

128K x 32, 128K x 36 SYNCHRONOUS FLOW-THROUGH STATIC RAM

APRIL 2001

FEATURES

Fast access times: 7.5 ns, 8 ns, 8.5 ns, 10 ns, and 12 ns

Internal self-timed write cycle

Individual Byte Write Control and Global Write

Clock controlled, registered address, data inputs and control signals

Pentium™ or linear burst sequence control using MODE input

Three chip enables for simple depth expansion and address pipelining

Common data inputs and data outputs

JEDEC 100-Pin TQFP and 119-pin PBGA package

Single +3.3V +10%, –5% power supply

Power-down snooze mode

DESCRIPTION

The ISSI IS61SF12832 and IS61SF12836 are high-speed synchronous static RAM designed to provide a burstable, high-performance memory for high speed networking and communication applications. It is organized as 131,072 words by 32 bits or 36 bits, fabricated with ISSI's advanced CMOS technology. The device integrates a 2-bit burst counter, high-speed SRAM core, and high-drive capability outputs into a single monolithic circuit. All synchronous inputs pass through registers controlled by a positive-edge-triggered single clock input.

Write cycles are internally self-timed and are initiated by the rising edge of the clock input. Write cycles can be from one to four bytes wide as controlled by the write control inputs.

Separate byte enables allow individual bytes to be written. BW1 controls DQa, BW2 controls DQb, BW3 controls DQc, BW4 controls DQd, conditioned by BWE being LOW. A LOW on GW input would cause all bytes to be written.

Bursts can be initiated with either ADSP (Address Status Processor) or ADSC (Address Status Cache Controller) input pins. Subsequent burst addresses can be generated internally and controlled by the ADV (burst address advance) input pin.

The mode pin is used to select the burst sequence order, Linear burst is achieved when this pin is tied LOW. Interleave burst is achieved when this pin is tied HIGH or left floating.

FAST ACCESS TIME

Symbol

Parameter

7.5

8

8.5

10

12

Units

tKQ

Clock Access Time

7.5

8

8.5

10

12

ns

 

 

 

 

 

 

 

 

tKC

Cycle Time

8.5

10

11

15

15

ns

 

 

 

 

 

 

 

 

 

Frequency

117

100

90

66

66

MHz

 

 

 

 

 

 

 

 

ISSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors which may appear in this publication. © Copyright 2001, Integrated Silicon Solution, Inc.

Integrated Silicon Solution, Inc. — 1-800-379-4774

1

Rev. A

04/17/01

ISSI IS61SF12836-12TQI, IS61SF12836-12TQ, IS61SF12836-10TQI, IS61SF12836-8.5TQI, IS61SF12836-8.5B Datasheet

IS61SF12832

ISSI

®

IS61SF12836

 

BLOCK DIAGRAM

 

 

 

 

MODE

 

 

 

CLK

 

CLK

Q0

A0

A0'

 

 

 

 

 

 

 

 

 

 

 

 

 

BINARY

 

 

 

 

 

 

COUNTER

 

A1'

 

 

ADV

CE

Q1

A1

 

 

 

 

 

 

 

 

 

 

 

 

ADSC

CLR

 

 

128K x 32, 128K x 36

 

ADSP

 

 

 

 

 

 

 

MEMORY ARRAY

 

 

 

 

 

 

 

A16-A0

17

 

Q

15

17

 

 

D

 

 

 

 

 

 

ADDRESS

 

 

 

 

 

REGISTER

 

 

 

 

 

CE

 

 

 

 

 

 

 

CLK

 

 

32

32

 

 

 

 

 

 

 

 

 

 

 

 

or

or

 

 

 

 

 

 

36

36

 

GW

D

DQd

Q

 

 

 

 

BWE

 

 

 

 

 

 

BYTE WRITE

 

 

 

 

BW4

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQc

Q

 

 

 

 

 

 

 

 

 

 

 

BW3

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQb

Q

 

 

 

 

 

 

 

 

 

 

 

BW2

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQa

Q

 

 

 

 

 

 

 

 

 

 

 

BW1

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

CE

 

 

 

 

4

 

 

CE2

D

 

Q

 

INPUT

 

32 or 36

CE2

 

ENABLE

 

 

REGISTERS

OE

DQ[31:0] or

 

 

 

 

 

REGISTER

 

CLK

DQ[35:0]

 

 

 

 

CE

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

 

Q

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

CLK

 

 

 

 

 

OE

 

 

 

 

 

 

 

2

 

 

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

Rev. A

04/17/01

IS61SF12832

ISSI

®

IS61SF12836

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

 

 

100-Pin TQFP

 

 

 

 

 

1

2

3

4

5

6

7

 

A6

A7 CE

CE2 BW4

BW3

BW2 BW1 CE2 VCC

GND CLK GW BWE OE ADSC

ADSP

ADV

A8

A9

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

B

 

 

 

 

 

 

NC

1

 

 

 

 

 

 

 

 

80

NC

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

 

 

 

79

DQb8

NC

CE2

A3

ADSC

A9

CE2

NC

 

 

 

 

 

 

 

 

C

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

 

78

DQb7

NC

A7

A2

VCC

A12

A15

NC

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

D

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

76

GND

DQc1

NC

GND

NC

GND

NC

DQb8

DQc3

6

 

 

 

 

 

 

 

 

75

DQb6

E

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

 

 

74

DQb5

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

DQc5

8

 

 

 

 

 

 

 

 

73

DQb4

F

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

 

72

DQb3

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

GND

10

 

 

 

 

 

 

 

 

71

GND

G

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

DQc5

DQc6

BW3

ADV

BW2

DQb4

DQb3

DQc7

12

 

 

 

 

 

 

 

 

69

DQb2

H

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

 

 

68

DQb1

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

NC

14

 

 

 

 

 

 

 

 

67

GND

J

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

 

66

NC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

NC

16

 

 

 

 

 

 

 

 

65

VCC

K

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd2

GND

CLK

GND

DQa7

DQa8

GND

17

 

 

 

 

 

 

 

 

64

ZZ

DQd1

DQd1

18

 

 

 

 

 

 

 

 

63

DQa8

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd3

BW4

NC

BW1

DQa5

DQa6

DQd2

19

 

 

 

 

 

 

 

 

62

DQa7

DQd4

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

M

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd5

GND

BWE

GND

DQa4

VCCQ

GND

21

 

 

 

 

 

 

 

 

60

GND

VCCQ

DQd3

22

 

 

 

 

 

 

 

 

59

DQa6

N

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

 

 

 

58

DQa5

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

 

 

 

 

 

 

 

 

DQd5

24

 

 

 

 

 

 

 

 

57

DQa4

P

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

 

 

56

DQa3

DQd8

NC

GND

A0

GND

NC

DQa1

 

 

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

 

55

GND

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

54

VCCQ

NC

A5

MODE

VCC

GND

A13

NC

 

 

 

 

 

 

 

 

DQd7

28

 

 

 

 

 

 

 

 

53

DQa2

T

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

 

52

DQa1

NC

NC

A10

A11

A14

NC

ZZ

 

 

 

 

 

 

 

 

NC

30

 

 

 

 

 

 

 

 

51

NC

U

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

A5 A4

A3 A2

A1

A0 NC NC GND

VCC NC NC A10 A11 A12

A13

A14

A15

A16

 

 

 

 

 

 

 

128K x 32

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A16

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BW1-BW4

Individual Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V

 

 

ZZ

Snooze Enable

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

3

Rev. A

04/17/01

IS61SF12832

ISSI

®

IS61SF12836

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

 

 

 

100-Pin TQFP

 

 

 

 

1

2

3

4

5

6

7

 

A6

A7 CE

CE2

BW4

BW3

BW2 BW1 CE2 VCC

GND CLK GW BWE OE ADSC

ADSP ADV

A8

A9

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

B

 

 

 

 

 

 

DQPc

1

 

 

 

 

 

 

 

 

80

DQPb

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

 

 

 

79

DQb8

NC

CE2

A3

ADSC

A9

CE2

NC

 

 

 

 

 

 

 

 

C

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

 

78

DQb7

NC

A7

A2

VCC

A12

A15

NC

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

D

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

76

GND

DQc1

DQPc

GND

NC

GND

DQPb

DQb8

DQc3

6

 

 

 

 

 

 

 

 

75

DQb6

E

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

 

 

74

DQb5

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

DQc5

8

 

 

 

 

 

 

 

 

73

DQb4

F

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

 

72

DQb3

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

GND

10

 

 

 

 

 

 

 

 

71

GND

G

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

DQc5

DQc6

BW3

ADV

BW2

DQb4

DQb3

DQc7

12

 

 

 

 

 

 

 

 

69

DQb2

H

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

 

 

68

DQb1

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

NC

14

 

 

 

 

 

 

 

 

67

GND

J

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

 

66

NC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

NC

16

 

 

 

 

 

 

 

 

65

VCC

K

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd2

GND

CLK

GND

DQa7

DQa8

GND

17

 

 

 

 

 

 

 

 

64

ZZ

DQd1

DQd1

18

 

 

 

 

 

 

 

 

63

DQa8

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd3

BW4

NC

BW1

DQa5

DQa6

DQd2

19

 

 

 

 

 

 

 

 

62

DQa7

DQd4

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

M

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd5

GND

BWE

GND

DQa4

VCCQ

GND

21

 

 

 

 

 

 

 

 

60

GND

VCCQ

DQd3

22

 

 

 

 

 

 

 

 

59

DQa6

N

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

 

 

 

58

DQa5

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

 

 

 

 

 

 

 

 

DQd5

24

 

 

 

 

 

 

 

 

57

DQa4

P

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

 

 

56

DQa3

DQd8

DQPd

GND

A0

GND

DQPa

DQa1

 

 

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

 

55

GND

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

54

VCCQ

NC

A5

MODE

VCC

GND

A13

NC

 

 

 

 

 

 

 

 

DQd7

28

 

 

 

 

 

 

 

 

53

DQa2

T

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

 

52

DQa1

NC

NC

A10

A11

A14

NC

ZZ

 

 

 

 

 

 

 

 

DQPd

30

 

 

 

 

 

 

 

 

51

DQPa

U

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

A5 A4

A3

A2

A1

A0 NC NC GND

VCC NC NC A10 A11 A12

A13 A14

A15

A16

 

 

 

 

 

 

 

128K x 36

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A16

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BW1-BW4

Individual Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V

 

 

ZZ

Snooze Enable

 

 

DQPa-DQPd

Parity Data I/O

 

 

4 Integrated Silicon Solution, Inc. — 1-800-379-4774

Rev. A

04/17/01

IS61SF12832

 

 

 

 

 

 

 

 

ISSI

®

IS61SF12836

 

 

 

 

 

 

 

 

 

TRUTH TABLE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Address

 

 

 

 

 

 

 

 

 

 

Operation

Used

CE

CE2

CE2

ADSP

ADSC

ADV

WRITE

OE

DQ

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselected, Power-down

None

H

X

X

X

L

X

X

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselected, Power-down

None

L

X

H

L

X

X

X

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselected, Power-down

None

L

L

X

L

X

X

X

X

High-Z

 

Deselected, Power-down

None

X

X

H

H

L

X

X

X

High-Z

 

Deselected, Power-down

None

X

L

X

H

L

X

X

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

External

L

H

L

L

X

X

X

X

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

External

L

H

L

H

L

X

Read

X

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Begin Burst

External

L

H

L

H

L

X

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

Next

X

X

X

H

H

L

Read

L

Q

 

Read Cycle, Continue Burst

Next

X

X

X

H

H

L

Read

H

High-Z

 

Read Cycle, Continue Burst

Next

H

X

X

X

H

L

Read

L

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

Next

H

X

X

X

H

L

Read

H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Continue Burst

Next

X

X

X

H

H

L

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Continue Burst

Next

H

X

X

X

H

L

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

Current

X

X

X

H

H

H

Read

L

Q

 

Read Cycle, Suspend Burst

Current

X

X

X

H

H

H

Read

H

High-Z

 

Read Cycle, Suspend Burst

Current

H

X

X

X

H

H

Read

L

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

Current

H

X

X

X

H

H

Read

H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Suspend Burst

Current

X

X

X

H

H

H

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Suspend Burst

Current

H

X

X

X

H

H

Write

X

D

 

 

 

 

 

 

 

 

 

 

 

 

 

PARTIAL TRUTH TABLE

Function

GW

BWE

BW1

BW2

BW3

BW4

 

 

 

 

 

 

 

Read

H

H

X

X

X

X

 

 

 

 

 

 

 

Read

H

L

H

H

H

H

 

 

 

 

 

 

 

Write Byte 1

H

L

L

H

H

H

Write All Bytes

H

L

L

L

L

L

Write All Bytes

L

X

X

X

X

X

 

 

 

 

 

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

5

Rev. A

04/17/01

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