ISSI IS61SPS51218T-150TQ, IS61SPS51218T-133TQI, IS61SPS51218T-133TQ, IS61SPS51218D-150TQI, IS61SPS51218D-150TQ Datasheet

...
0 (0)

IS61SPS25632T/D IS61LPS25632T/D IS61SPS25636T/D IS61LPS25636T/D ISSI®

IS61SPS51218T/D IS61LPS51218T/D

256K x 32, 256K x 36, 512K x 18 SYNCHRONOUS PIPELINE, SINGLE-CYCLE DESELECT STATIC RAM

PRELIMINARY INFORMATION

MAY 2001

FEATURES

Internal self-timed write cycle

Individual Byte Write Control and Global Write

Clock controlled, registered address, data and control

Linear burst sequence control using MODE input

Three chip enable option for simple depth expansion and address pipelining

Common data inputs and data outputs

JEDEC 100-Pin TQFP and 119-pin PBGA package

Single +3.3V, +10%, –5% power supply

Power-down snooze mode

3.3V I/O For SPS

2.5V I/O For LPS

Single cycle deselect

Snooze MODE for reduced-power standby

T version (three chip selects)

D version (two chip selects)

FAST ACCESS TIME

Symbol

Parameter

-150

-133

Units

tKQ

Clock Access Time

3.8

4

ns

 

 

 

 

 

tKC

Cycle Time

6.7

7.5

ns

 

Frequency

150

133

MHz

 

 

 

 

 

DESCRIPTION

The ISSI IS61SPS25632,IS61SPS25636,IS61SPS51218, IS61LPS25632, IS61LPS25636, and IS61LPS51218 are high-speed, low-power synchronous static RAMs designed to provide a burstable, high-performance memory for communication and networking applications. The IS61SPS25632 and IS61LPS25632 are organized as 262,144 words by 32 bits and the IS61SPS25636 and IS61LPS25636 are organized as 262,144 words by 36 bits. The IS61SPS51218 and IS61LPS51218 are organized as 524,288 words by 18 bits. Fabricated with ISSI's advanced CMOS technology, the device integrates a 2-bit burst counter, high-speed SRAM core, and high-drive capability outputs into a single monolithic circuit. All synchronous inputs pass through registers controlled by a positive- edge-triggered single clock input.

Write cycles are internally self-timed and are initiated by the rising edge of the clock input. Write cycles can be from one to four bytes wide as controlled by the write control inputs.

Separate byte enables allow individual bytes to be written. Byte write operation is performed by using byte write enable (BWE).input combined with one or more individual byte write signals (BWx). In addition, Global Write (GW) is available for writing all bytes at one time, regardless of the byte write controls.

Bursts can be initiated with either ADSP (Address Status Processor) or ADSC (Address Status Cache Controller) input pins. Subsequent burst addresses can be generated internally and controlled by the ADV (burst address advance) input pin.

The mode pin is used to select the burst sequence order, Linear burst is achieved when this pin is tied LOW. Interleave burst is achieved when this pin is tied HIGH or left floating.

This document contains PRELIMINARY INFORMATION data. ISSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors which may appear in this publication. © Copyright 2001, Integrated Silicon Solution, Inc.

Integrated Silicon Solution, Inc. — 1-800-379-4774

1

PRELIMINARY INFORMATION Rev. 00B

05/09/01

ISSI IS61SPS51218T-150TQ, IS61SPS51218T-133TQI, IS61SPS51218T-133TQ, IS61SPS51218D-150TQI, IS61SPS51218D-150TQ Datasheet

IS61SPS25632T/D

IS61LPS25632T/D

ISSI

 

IS61SPS25636T/D

IS61LPS25636T/D

®

IS61SPS51218T/D

IS61LPS51218T/D

 

BLOCK DIAGRAM

 

 

 

 

MODE

 

 

 

 

 

 

 

Q0

A0'

 

 

 

 

CLK

 

CLK

A0

 

 

 

 

 

 

 

 

 

 

 

 

BINARY

 

 

 

 

 

 

 

COUNTER

A1'

 

 

 

 

ADV

CE

Q1

 

 

 

 

A1

 

 

 

 

 

 

 

 

 

 

 

 

ADSC

CLR

 

 

256Kx32; 256Kx36;

 

 

 

 

512Kx18

 

 

ADSP

 

 

 

 

 

 

 

 

 

 

A18-A0

 

 

 

 

MEMORY ARRAY

 

 

(61SPS51218,

 

 

 

 

 

 

 

 

61LPS51218)

18/19

 

 

16/17

18/19

 

 

 

 

 

Q

 

 

 

A17-A0

D

 

 

 

 

 

 

(61SPS25632/36,

ADDRESS

 

 

 

 

 

61LPS25632/36)

REGISTER

 

 

 

 

 

 

CE

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

 

 

 

 

32, 36,

32, 36,

 

 

 

 

 

 

 

or 18

or 18

 

 

GW

D

DQd

Q

 

 

 

 

 

BWE

 

 

 

 

 

 

 

BYTE WRITE

 

 

 

 

 

BWd

 

 

 

 

 

REGISTERS

 

 

 

 

 

(x32/x36)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

D

DQc

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

BWc

BYTE WRITE

 

 

 

 

 

REGISTERS

 

 

 

 

 

(x32/x36)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

D

DQb

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

BWb

BYTE WRITE

 

 

 

 

 

REGISTERS

 

 

 

 

 

(x32/x36/x18)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

D

DQa

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

BWa

BYTE WRITE

 

 

 

 

 

REGISTERS

 

 

 

 

 

(x32/x36/x18)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

(T, D) CE

 

 

 

 

4

 

32, 36,

 

(T, D) CE2

D

 

Q

 

INPUT

OUTPUT

or 18

 

(T) CE2

 

ENABLE

 

 

REGISTERS

REGISTERS

DQa - DQd

 

 

 

 

 

OE

 

 

REGISTER

 

CLK

CLK

 

 

 

 

 

 

CE

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

D

 

Q

 

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

2

 

 

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

 

 

 

 

 

 

PRELIMINARY INFORMATION

Rev. 00B

 

 

 

 

 

 

 

 

05/09/01

IS61SPS25632T/D

IS61LPS25632T/D

ISSI

 

IS61SPS25636T/D

IS61LPS25636T/D

®

IS61SPS51218T/D

IS61LPS51218T/D

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

100-Pin TQFP (D Version)

 

 

1

2

3

4

5

6

7

 

A6

A7

CE

CE2

BWd BWc BWb BWa

A17 VCC

GND CLK GW BWE OE

ADSC ADSP ADV A8

A9

 

 

 

 

 

 

 

 

 

 

A

A6

A4

ADSP

A8

A16

VCCQ

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

NC

1

 

 

 

 

 

 

 

80

NC

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

 

 

79

DQb8

NC

CE2

A3

ADSC

A9

A17

NC

 

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

A7

A2

VCC

A12

A15

NC

VCCQ

4

 

 

 

 

 

 

 

77

VCCQ

NC

GND

5

 

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

GND

NC

GND

NC

DQb8

DQc3

6

 

 

 

 

 

 

 

75

DQb6

DQc1

DQc4

7

 

 

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc3

GND

CE

GND

DQb6

DQb7

DQc5

8

 

 

 

 

 

 

 

73

DQb4

DQc2

DQc6

9

 

 

 

 

 

 

 

72

DQb3

F

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc4

GND

 

GND

DQb5

VCCQ

GND

10

 

 

 

 

 

 

 

71

GND

VCCQ

OE

VCCQ

11

 

 

 

 

 

 

 

70

VCCQ

G

 

 

 

 

 

 

DQc7

12

 

 

 

 

 

 

 

69

DQb2

DQc5

DQc6

BWc

ADV

BWb

DQb4

DQb3

DQc8

13

 

 

 

 

 

 

 

68

DQb1

H

 

 

 

 

 

 

NC

14

 

 

 

 

 

 

 

67

GND

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

VCC

15

 

 

 

 

 

 

 

66

NC

J

 

 

 

 

 

 

NC

16

 

 

 

 

 

 

 

65

VCC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

GND

17

 

 

 

 

 

 

 

64

ZZ

K

 

 

 

 

 

 

DQd1

18

 

 

 

 

 

 

 

63

DQa8

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

DQd2

19

 

 

 

 

 

 

 

62

DQa7

L

 

 

 

 

 

 

VCCQ

20

 

 

 

 

 

 

 

61

VCCQ

DQd4

DQd3

BWd

NC

BWa

DQa5

DQa6

GND

21

 

 

 

 

 

 

 

60

GND

M

 

 

 

 

 

 

DQd3

22

 

 

 

 

 

 

 

59

DQa6

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

DQd4

23

 

 

 

 

 

 

 

58

DQa5

N

 

 

 

 

 

 

DQd5

24

 

 

 

 

 

 

 

57

DQa4

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

DQd6

25

 

 

 

 

 

 

 

56

DQa3

P

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

55

GND

DQd8

NC

GND

A0

GND

NC

DQa1

VCCQ

27

 

 

 

 

 

 

 

54

VCCQ

R

 

 

 

 

 

 

DQd7

28

 

 

 

 

 

 

 

53

DQa2

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

52

DQa1

NC

A5

MODE

VCC

NC

A13

NC

 

 

 

 

 

 

 

T

 

 

 

 

 

 

NC

30

 

 

 

 

 

 

 

51

NC

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

NC

NC

A10

A11

A14

NC

ZZ

 

 

 

 

 

 

 

 

 

 

 

 

 

U

 

 

 

 

 

 

 

MODE

A5

A4

A3

A2 A1 A0 NC

NC GND

VCC NC NC A10 A11

A12 A13 A14 A15

A16

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

256K x 32

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

GNDQ

Isolated Output Buffer Ground

 

 

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PRELIMINARY INFORMATION Rev. 00B

05/09/01

IS61SPS25632T/D

IS61LPS25632T/D

 

 

 

 

ISSI

 

IS61SPS25636T/D

IS61LPS25636T/D

 

 

 

 

®

IS61SPS51218T/D

IS61LPS51218T/D

 

 

 

 

 

PIN CONFIGURATION

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

100-Pin TQFP (T Version)

 

 

 

 

 

A6

A7 CE

CE2

BWd BWc BWb BWa

CE2

VCC

GND CLK GW BWE OE

ADSC ADSP ADV A8

A9

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

 

 

NC

1

 

 

 

 

 

 

 

80

NC

 

 

DQc1

2

 

 

 

 

 

 

 

79

DQb8

 

 

DQc2

3

 

 

 

 

 

 

 

78

DQb7

 

 

VCCQ

4

 

 

 

 

 

 

 

77

VCCQ

 

 

GND

5

 

 

 

 

 

 

 

76

GND

 

 

DQc3

6

 

 

 

 

 

 

 

75

DQb6

 

 

DQc4

7

 

 

 

 

 

 

 

74

DQb5

 

 

DQc5

8

 

 

 

 

 

 

 

73

DQb4

 

 

DQc6

9

 

 

 

 

 

 

 

72

DQb3

 

 

GND

10

 

 

 

 

 

 

 

71

GND

 

 

VCCQ

11

 

 

 

 

 

 

 

70

VCCQ

 

 

DQc7

12

 

 

 

 

 

 

 

69

DQb2

 

 

DQc8

13

 

 

 

 

 

 

 

68

DQb1

 

 

NC

14

 

 

 

 

 

 

 

67

GND

 

 

VCC

15

 

 

 

 

 

 

 

66

NC

 

 

NC

16

 

 

 

 

 

 

 

65

VCC

 

 

GND

17

 

 

 

 

 

 

 

64

ZZ

 

 

DQd1

18

 

 

 

 

 

 

 

63

DQa8

 

 

DQd2

19

 

 

 

 

 

 

 

62

DQa7

 

 

VCCQ

20

 

 

 

 

 

 

 

61

VCCQ

 

 

GND

21

 

 

 

 

 

 

 

60

GND

 

 

DQd3

22

 

 

 

 

 

 

 

59

DQa6

 

 

DQd4

23

 

 

 

 

 

 

 

58

DQa5

 

 

DQd5

24

 

 

 

 

 

 

 

57

DQa4

 

 

DQd6

25

 

 

 

 

 

 

 

56

DQa3

 

 

GND

26

 

 

 

 

 

 

 

55

GND

 

 

VCCQ

27

 

 

 

 

 

 

 

54

VCCQ

 

 

DQd7

28

 

 

 

 

 

 

 

53

DQa2

 

 

DQd8

29

 

 

 

 

 

 

 

52

DQa1

 

 

NC

30

 

 

 

 

 

 

 

51

NC

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

 

 

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC

GND

VCC NC A17 A10 A11

A12 A13 A14 A15

A16

 

 

256K x 32

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

CE, CE2, CE2 Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

GNDQ

Isolated Output Buffer Ground

 

 

4 Integrated Silicon Solution, Inc. — 1-800-379-4774

PRELIMINARY INFORMATION Rev. 00B

05/09/01

IS61SPS25632T/D

IS61LPS25632T/D

ISSI

 

IS61SPS25636T/D

IS61LPS25636T/D

®

IS61SPS51218T/D

IS61LPS51218T/D

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

100-Pin TQFP (D Version)

 

 

 

1

2

3

4

5

6

7

 

A6

A7

CE

CE2 BWd BWc BWb BWa

A17 VCC

GND CLK GW BWE OE

ADSC ADSP ADV

A8

A9

 

A

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

DQPc

1

 

 

 

 

 

 

 

 

80

DQPb

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE2

A3

ADSC

A9

A17

NC

DQc1

2

 

 

 

 

 

 

 

 

79

DQb8

NC

DQc2

3

 

 

 

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A7

A2

VCC

A12

A15

NC

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

NC

GND

5

 

 

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQPc

GND

NC

GND

DQPb

DQb8

DQc3

6

 

 

 

 

 

 

 

 

75

DQb6

DQc1

DQc4

7

 

 

 

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc5

8

 

 

 

 

 

 

 

 

73

DQb4

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

 

 

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

 

72

DQb3

F

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GND

10

 

 

 

 

 

 

 

 

71

GND

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

 

 

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc7

12

 

 

 

 

 

 

 

 

69

DQb2

DQc5

DQc6

BWc

ADV

BWb

DQb4

DQb3

 

 

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

 

 

68

DQb1

H

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

14

 

 

 

 

 

 

 

 

67

GND

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

 

 

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

 

66

NC

J

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

16

 

 

 

 

 

 

 

 

65

VCC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

 

 

 

 

 

 

 

 

GND

17

 

 

 

 

 

 

 

 

64

ZZ

K

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd1

18

 

 

 

 

 

 

 

 

63

DQa8

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

 

 

 

 

 

 

 

 

DQd2

19

 

 

 

 

 

 

 

 

62

DQa7

L

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

DQd4

DQd3

BWd

NC

BWa

DQa5

DQa6

 

 

 

 

 

 

 

 

GND

21

 

 

 

 

 

 

 

 

60

GND

M

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd3

22

 

 

 

 

 

 

 

 

59

DQa6

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

 

 

 

 

 

 

 

 

N

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

 

 

 

58

DQa5

 

 

 

 

 

 

DQd5

24

 

 

 

 

 

 

 

 

57

DQa4

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

 

 

 

 

 

 

 

 

P

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

 

 

56

DQa3

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

 

55

GND

DQd8

DQPd

GND

A0

GND

DQPa

DQa1

 

 

 

 

 

 

 

 

R

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

54

VCCQ

NC

A5

MODE

VCC

NC

A13

NC

DQd7

28

 

 

 

 

 

 

 

 

53

DQa2

T

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

 

52

DQa1

NC

NC

A10

A11

A14

NC

ZZ

DQPd

30

 

 

 

 

 

 

 

 

51

DQPa

U

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

A5

A4

A3

A2 A1 A0 NC

NC GND

VCC NC NC A10 A11

A12 A13 A14

A15

A16

 

 

 

 

 

 

 

 

256K x 36

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

BWa-BWd

Individual Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2

Synchronous Chip Enable

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

DQPa-DQPd

Parity Data I/O

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

5

PRELIMINARY INFORMATION Rev. 00B

05/09/01

IS61SPS25632T/D

IS61LPS25632T/D

ISSI

 

IS61SPS25636T/D

IS61LPS25636T/D

®

IS61SPS51218T/D

IS61LPS51218T/D

 

PIN CONFIGURATION

100-Pin TQFP (T Version)

 

A6

A7 CE

CE2

BWd BWc BWb BWa

CE2 VCC

GND CLK GW BWE OE

ADSC ADSP ADV A8

A9

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

DQPc

1

 

 

 

 

 

 

80

DQPb

DQc1

2

 

 

 

 

 

 

79

DQb8

DQc2

3

 

 

 

 

 

 

78

DQb7

VCCQ

4

 

 

 

 

 

 

77

VCCQ

GND

5

 

 

 

 

 

 

76

GND

DQc3

6

 

 

 

 

 

 

75

DQb6

DQc4

7

 

 

 

 

 

 

74

DQb5

DQc5

8

 

 

 

 

 

 

73

DQb4

DQc6

9

 

 

 

 

 

 

72

DQb3

GND

10

 

 

 

 

 

 

71

GND

VCCQ

11

 

 

 

 

 

 

70

VCCQ

DQc7

12

 

 

 

 

 

 

69

DQb2

DQc8

13

 

 

 

 

 

 

68

DQb1

NC

14

 

 

 

 

 

 

67

GND

VCC

15

 

 

 

 

 

 

66

NC

NC

16

 

 

 

 

 

 

65

VCC

GND

17

 

 

 

 

 

 

64

ZZ

DQd1

18

 

 

 

 

 

 

63

DQa8

DQd2

19

 

 

 

 

 

 

62

DQa7

VCCQ

20

 

 

 

 

 

 

61

VCCQ

GND

21

 

 

 

 

 

 

60

GND

DQd3

22

 

 

 

 

 

 

59

DQa6

DQd4

23

 

 

 

 

 

 

58

DQa5

DQd5

24

 

 

 

 

 

 

57

DQa4

DQd6

25

 

 

 

 

 

 

56

DQa3

GND

26

 

 

 

 

 

 

55

GND

VCCQ

27

 

 

 

 

 

 

54

VCCQ

DQd7

28

 

 

 

 

 

 

53

DQa2

DQd8

29

 

 

 

 

 

 

52

DQa1

DQPd

30

 

 

 

 

 

 

51

DQPa

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC GND

VCC NC A17 A10 A11

A12 A13 A14 A15

A16

 

256K x 36

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Individual Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

CE, CE2, CE2 Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

DQPa-DQPd

Parity Data I/O

 

 

6 Integrated Silicon Solution, Inc. — 1-800-379-4774

PRELIMINARY INFORMATION Rev. 00B

05/09/01

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