ISSI IS61SF51218D-8B, IS61SF51218D-8.5TQI, IS61SF51218D-8.5TQ, IS61SF51218D-10B, IS61SF25636T-9TQI Datasheet

...
0 (0)

IS61SF25632T/D

IS61LF25632T/D

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

ISSI

256K x 32, 256K x 36, 512K x 18 SYNCHRONOUS FLOW-THROUGH STATIC RAM

PRELIMINARY INFORMATION

NOVEMBER 2000

FEATURES

Internal self-timed write cycle

Individual Byte Write Control and Global Write

Clock controlled, registered address, data and control

Pentium™ or linear burst sequence control using MODE input

Three chip enable option for simple depth expansion and address pipelining

Common data inputs and data outputs

JEDEC 100-Pin TQFP and 119-pin PBGA package

Single +3.3V, +10%, –5% power supply

Power-down snooze mode

3.3V I/O for SF

2.5V I/O for LF

Snooze MODE for reduced-power standby

T version (three chip selects)

D version (two chip selects)

FAST ACCESS TIME

DESCRIPTION

The ISSI IS61SF25632, IS61SF25636, IS61SF51218, IS61LF25632,IS61LF25636,andIS61LF51218arehigh-speed, low-power synchronous static RAMs designed to provide a burstable, high-performance, secondary cache for the Pentium™, 680X0™, and PowerPC™ microprocessors. The IS61SF25632 and IS61LF25632 are organized as 262,144 words by 32 bits and the IS61SF25636 and IS61LF25636 are organized as 262,144 words by 36 bits. The IS61SF51218 and IS61LF51218 are organized as 524,288 words by 18 bits. Fabricated with ISSI's advanced CMOS technology, the device integrates a 2-bit burst counter, high-speed SRAM core, and high-drive capability outputs into a single monolithic circuit. All synchronous inputs pass through registers that are controlled by a positive-edge-triggered single clock input.

Write cycles are internally self-timed and are initiated by the rising edge of the clock input. Write cycles can be from one to four bytes wide as controlled by the write control inputs.

Separate byte enables allow individual bytes to be written. Byte write operation is performed by using byte write enable (BWE).input combined with one or more individual byte write signals (BWx). In addition, Global Write (GW) is available for writing all bytes at one time, regardless of the byte write controls.

Bursts can be initiated with either ADSP (Address Status Processor) or ADSC (Address Status Cache Controller) input pins. Subsequent burst addresses can be generated internally and controlled by the ADV (burst address advance) input pin.

The mode pin is used to select the burst sequence order, Linear burst is achieved when this pin is tied LOW. Interleave burst is achieved when this pin is tied HIGH or left floating.

Symbol

Parameter

-8*

-8.5

-9

-10

Units

tKQ

Clock Access Time

8

8.5

9

10

ns

 

 

 

 

 

 

 

tKC

Cycle Time

10

11

15

15

ns

 

Frequency

100

90

66

66

MHz

 

 

 

 

 

 

 

*This speed available only in SF version

This document contains PRELIMINARY INFORMATION data. ISSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors which may appear in this publication. © Copyright 2001, Integrated Silicon Solution, Inc.

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1

PRELIMINARY INFORMATION Rev. 00A

04/17/01

ISSI IS61SF51218D-8B, IS61SF51218D-8.5TQI, IS61SF51218D-8.5TQ, IS61SF51218D-10B, IS61SF25636T-9TQI Datasheet

IS61SF25632T/D

IS61LF25632T/D

ISSI

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

 

BLOCK DIAGRAM

 

 

 

 

MODE

 

 

 

 

 

 

Q0

A0'

 

 

 

CLK

 

CLK

A0

 

 

 

 

 

 

 

 

 

 

BINARY

 

 

 

 

 

 

COUNTER

A1'

 

 

 

ADV

CE

Q1

 

 

 

A1

 

 

 

 

 

 

 

 

 

 

ADSC

CLR

 

 

256K x 32; 256K x 36;

 

 

 

512K x 18

 

ADSP

 

 

 

 

 

 

 

 

A18-A0

 

 

 

 

MEMORY ARRAY

 

 

 

 

 

 

 

 

(61SF51218,

 

 

 

 

 

 

 

61LF51218)

18/19

 

Q

16/17

18/19

 

 

A17-A0

D

 

 

 

 

 

(61SF25632/36,

ADDRESS

 

 

 

 

61LF25632/36)

REGISTER

 

 

 

 

 

CE

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

 

 

 

32, 36,

32, 36,

 

 

 

 

 

 

or 18

or 18

 

GW

D

DQd

Q

 

 

 

 

BWE

 

 

 

 

 

 

BYTE WRITE

 

 

 

 

BWd

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQc

Q

 

 

 

 

 

 

 

 

 

 

 

BWc

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQb

Q

 

 

 

 

 

 

 

 

 

 

 

BWb

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36/x18)

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQa

Q

 

 

 

 

 

 

 

 

 

 

 

BWa

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36/x18)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

CE (T,D)

 

 

 

 

4

32, 36,

 

CE2 (T,D)

D

 

Q

 

INPUT

or 18

 

CE2 (T)

 

ENABLE

 

 

REGISTERS

OE

DQa - DQd

 

 

 

 

 

 

REGISTER

 

CLK

 

 

 

 

 

 

CE

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

 

Q

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

CLK

 

 

 

 

 

OE

 

 

 

 

 

 

 

2

 

 

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

 

 

 

 

 

 

PRELIMINARY INFORMATION

Rev. 00A

 

 

 

 

 

 

 

04/17/01

IS61SF25632T/D

IS61LF25632T/D

ISSI

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

100-Pin TQFP (D Version)

 

 

1

2

3

4

5

6

7

 

A6

A7

CE CE2

BWd BWc BWb BWa

A17 VCC GND CLK GW BWE OE

ADSC ADSP ADV A8

A9

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

NC

1

 

 

 

 

 

80

NC

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

79

DQb8

NC

CE2

A3

ADSC

A9

A17

NC

 

 

 

 

 

DQc2

3

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

77

VCCQ

NC

A7

A2

VCC

A12

A15

NC

 

 

 

 

 

GND

5

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc3

6

 

 

 

 

 

75

DQb6

DQc1

NC

GND

NC

GND

NC

DQb8

DQc4

7

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

DQc5

8

 

 

 

 

 

73

DQb4

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

DQc6

9

 

 

 

 

 

72

DQb3

F

 

 

 

 

 

 

GND

10

 

 

 

 

 

71

GND

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

VCCQ

11

 

 

 

 

 

70

VCCQ

G

 

 

 

 

 

 

DQc7

12

 

 

 

 

 

69

DQb2

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

68

DQb1

DQc5

DQc6

BWc

ADV

BWb

DQb4

DQb3

 

 

 

 

 

NC

14

 

 

 

 

 

67

GND

H

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCC

15

 

 

 

 

 

66

NC

DQc7

DQc8

GND

GW

GND

DQb2

Dqb1

 

 

 

 

 

NC

16

 

 

 

 

 

65

VCC

J

 

 

 

 

 

 

 

 

 

 

 

VCC

NC

VCC

NC

VCC

VCCQ

GND

17

 

 

 

 

 

64

ZZ

VCCQ

DQd1

18

 

 

 

 

 

63

DQa8

K

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd2

19

 

 

 

 

 

62

DQa7

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

VCCQ

20

 

 

 

 

 

61

VCCQ

L

 

 

 

 

 

 

GND

21

 

 

 

 

 

60

GND

DQd4

DQd3

BWd

NC

BWa

DQa5

DQa6

DQd3

22

 

 

 

 

 

59

DQa6

M

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

58

DQa5

 

 

 

 

 

 

24

 

 

 

 

 

57

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

DQd5

 

 

 

 

 

DQa4

N

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

56

DQa3

 

 

 

 

 

 

GND

26

 

 

 

 

 

55

GND

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

 

 

 

 

 

VCCQ

27

 

 

 

 

 

54

VCCQ

P

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd7

28

 

 

 

 

 

53

DQa2

DQd8

NC

GND

A0

GND

NC

DQa1

 

 

 

 

 

DQd8

29

 

 

 

 

 

52

DQa1

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

30

 

 

 

 

 

51

NC

NC

A5

MODE

VCC

GND

A13

NC

 

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

 

T

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

NC

A10

A11

A14

NC

ZZ

 

MODE

A5

A4 A3

A2 A1 A0 NC

NC GND VCC NC NC A10 A11

A12 A13 A14 A15

A16

 

U

 

 

 

 

 

 

 

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

256K x 32

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

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3

PRELIMINARY INFORMATION Rev. 00A 04/17/01

IS61SF25632T/D

IS61LF25632T/D

ISSI

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

 

PIN CONFIGURATION

100-Pin TQFP (T Version)

 

A6

A7 CE

CE2 BWd BWc BWb BWa

CE2 VCC

GND CLK GW BWE OE

ADSC ADSP ADV

A8

A9

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

NC

1

 

 

 

 

 

 

 

80

NC

DQc1

2

 

 

 

 

 

 

 

79

DQb8

DQc2

3

 

 

 

 

 

 

 

78

DQb7

VCCQ

4

 

 

 

 

 

 

 

77

VCCQ

GND

5

 

 

 

 

 

 

 

76

GND

DQc3

6

 

 

 

 

 

 

 

75

DQb6

DQc4

7

 

 

 

 

 

 

 

74

DQb5

DQc5

8

 

 

 

 

 

 

 

73

DQb4

DQc6

9

 

 

 

 

 

 

 

72

DQb3

GND

10

 

 

 

 

 

 

 

71

GND

VCCQ

11

 

 

 

 

 

 

 

70

VCCQ

DQc7

12

 

 

 

 

 

 

 

69

DQb2

DQc8

13

 

 

 

 

 

 

 

68

DQb1

NC

14

 

 

 

 

 

 

 

67

GND

VCC

15

 

 

 

 

 

 

 

66

NC

NC

16

 

 

 

 

 

 

 

65

VCC

GND

17

 

 

 

 

 

 

 

64

ZZ

DQd1

18

 

 

 

 

 

 

 

63

DQa8

DQd2

19

 

 

 

 

 

 

 

62

DQa7

VCCQ

20

 

 

 

 

 

 

 

61

VCCQ

GND

21

 

 

 

 

 

 

 

60

GND

DQd3

22

 

 

 

 

 

 

 

59

DQa6

DQd4

23

 

 

 

 

 

 

 

58

DQa5

DQd5

24

 

 

 

 

 

 

 

57

DQa4

DQd6

25

 

 

 

 

 

 

 

56

DQa3

GND

26

 

 

 

 

 

 

 

55

GND

VCCQ

27

 

 

 

 

 

 

 

54

VCCQ

DQd7

28

 

 

 

 

 

 

 

53

DQa2

DQd8

29

 

 

 

 

 

 

 

52

DQa1

NC

30

 

34 35 36 37 38 39 40

 

 

 

51

NC

 

31 32 33

41 42 43 44 45 46 47 48 49 50

 

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC GND

VCC NC A17 A10 A11

A12 A13 A14

A15

A16

 

256K x 32

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

4

Integrated Silicon Solution, Inc. — 1-800-379-4774

PRELIMINARY INFORMATION Rev. 00A

04/17/01

IS61SF25632T/D

IS61LF25632T/D

ISSI

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

100-Pin TQFP (D Version)

 

 

1

2

3

4

5

6

7

 

 

 

 

 

BWd BWc BWb BWa

 

GND CLK GW BWE OE

ADSC ADSP ADV A8

 

 

A

 

 

 

 

 

 

 

A6

A7

CE

CE2

A17 VCC

A9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQPc

1

 

 

 

 

 

 

 

80

DQPb

NC

CE2

A3

ADSC

A9

A17

NC

 

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

 

 

79

DQb8

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

78

DQb7

NC

A7

A2

VCC

A12

A15

NC

 

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

 

 

77

VCCQ

D

 

 

 

 

 

 

 

 

 

 

 

 

 

DQPc

GND

NC

GND

DQPb

DQb8

GND

5

 

 

 

 

 

 

 

76

GND

DQc1

DQc3

6

 

 

 

 

 

 

 

75

DQb6

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

 

74

DQb5

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

DQc5

8

 

 

 

 

 

 

 

73

DQb4

F

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

72

DQb3

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

GND

10

 

 

 

 

 

 

 

71

GND

G

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

70

VCCQ

 

 

 

 

 

 

DQc7

12

 

 

 

 

 

 

 

69

DQb2

DQc5

DQc6

BWc

ADV

BWb

DQb4

DQb3

 

 

 

 

 

 

 

H

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

 

68

DQb1

 

 

 

 

 

 

NC

14

 

 

 

 

 

 

 

67

GND

DQc7

DQc8

GND

GW

GND

DQb2

Dqb1

 

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

66

NC

J

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

16

 

 

 

 

 

 

 

65

VCC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

 

 

 

 

 

 

 

GND

17

 

 

 

 

 

 

 

64

ZZ

K

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd1

18

 

 

 

 

 

 

 

63

DQa8

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

DQd2

19

 

 

 

 

 

 

 

62

DQa7

L

 

 

 

 

 

 

VCCQ

20

 

 

 

 

 

 

 

61

VCCQ

DQd4

DQd3

BWd

NC

BWa

DQa5

DQa6

GND

21

 

 

 

 

 

 

 

60

GND

M

 

 

 

 

 

 

DQd3

22

 

 

 

 

 

 

 

59

DQa6

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

DQd4

23

 

 

 

 

 

 

 

58

DQa5

N

 

 

 

 

 

 

DQd5

24

 

 

 

 

 

 

 

57

DQa4

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

 

56

DQa3

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

 

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

55

GND

P

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

54

VCCQ

DQd8

DQPd

GND

A0

GND

DQPa

DQa1

 

 

 

 

 

 

 

DQd7

28

 

 

 

 

 

 

 

53

DQa2

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

52

DQa1

NC

A5

MODE

VCC

GND

A13

NC

DQPd

30

 

 

 

 

 

 

 

51

DQPa

T

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

NC

NC

A10

A11

A14

NC

ZZ

 

 

 

 

 

 

 

 

 

 

 

U

 

 

 

 

 

 

 

MODE

A5

A4

A3

A2 A1 A0 NC

NC GND

VCC NC NC A10 A11

A12 A13 A14 A15

A16

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

256K x 36

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

DQPa-DQPd

Parity Data I/O

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

5

PRELIMINARY INFORMATION Rev. 00A 04/17/01

IS61SF25632T/D

IS61LF25632T/D

ISSI

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

 

PIN CONFIGURATION

100-Pin TQFP (T Version)

 

A6

A7 CE

CE2 BWd BWc BWb BWa

CE2 VCC

GND CLK GW BWE OE

ADSC ADSP ADV

A8

A9

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

DQPc

1

 

 

 

 

 

 

 

80

DQPb

DQc1

2

 

 

 

 

 

 

 

79

DQb8

DQc2

3

 

 

 

 

 

 

 

78

DQb7

VCCQ

4

 

 

 

 

 

 

 

77

VCCQ

GND

5

 

 

 

 

 

 

 

76

GND

DQc3

6

 

 

 

 

 

 

 

75

DQb6

DQc4

7

 

 

 

 

 

 

 

74

DQb5

DQc5

8

 

 

 

 

 

 

 

73

DQb4

DQc6

9

 

 

 

 

 

 

 

72

DQb3

GND

10

 

 

 

 

 

 

 

71

GND

VCCQ

11

 

 

 

 

 

 

 

70

VCCQ

DQc7

12

 

 

 

 

 

 

 

69

DQb2

DQc8

13

 

 

 

 

 

 

 

68

DQb1

NC

14

 

 

 

 

 

 

 

67

GND

VCC

15

 

 

 

 

 

 

 

66

NC

NC

16

 

 

 

 

 

 

 

65

VCC

GND

17

 

 

 

 

 

 

 

64

ZZ

DQd1

18

 

 

 

 

 

 

 

63

DQa8

DQd2

19

 

 

 

 

 

 

 

62

DQa7

VCCQ

20

 

 

 

 

 

 

 

61

VCCQ

GND

21

 

 

 

 

 

 

 

60

GND

DQd3

22

 

 

 

 

 

 

 

59

DQa6

DQd4

23

 

 

 

 

 

 

 

58

DQa5

DQd5

24

 

 

 

 

 

 

 

57

DQa4

DQd6

25

 

 

 

 

 

 

 

56

DQa3

GND

26

 

 

 

 

 

 

 

55

GND

VCCQ

27

 

 

 

 

 

 

 

54

VCCQ

DQd7

28

 

 

 

 

 

 

 

53

DQa2

DQd8

29

 

 

 

 

 

 

 

52

DQa1

DQPd

30

 

34 35 36 37 38 39 40

 

 

 

51

DQPa

 

31 32 33

41 42 43 44 45 46 47 48 49 50

 

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC GND

VCC NC A17 A10 A11

A12 A13 A14

A15

A16

 

256K x 36

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

DQPa-DQPd

Parity Data I/O

 

 

6

Integrated Silicon Solution, Inc. — 1-800-379-4774

PRELIMINARY INFORMATION Rev. 00A

04/17/01

IS61SF25632T/D

IS61LF25632T/D

ISSI

 

IS61SF25636T/D

IS61LF25636T/D

®

IS61SF51218T/D

IS61LF51218T/D

 

PIN CONFIGURATION

 

119-pin PBGA (Top View)

 

 

 

 

100-Pin TQFP (D Version)

 

 

1

2

3

4

5

6

7

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

A6

A7 CE

CE2

NC NC BWb BWa

A18 VCC GND CLK GW BWE OE

ADSC ADSP ADV A8

A9

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

 

 

 

 

 

 

 

B

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

NC

CE2

A3

ADSC

A9

CE2

NC

NC

1

 

 

 

 

 

80

A17

 

 

 

 

 

 

 

 

 

 

 

 

C

 

 

 

 

 

 

NC

2

 

 

 

 

 

79

NC

NC

A7

A2

VCC

A12

A15

NC

NC

3

 

 

 

 

 

78

NC

D

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

77

VCCQ

DQb1

NC

GND

NC

GND

DQPa

NC

GND

5

 

 

 

 

 

76

GND

E

 

 

 

 

 

 

NC

6

 

 

 

 

 

75

NC

NC

DQb2

GND

CE

GND

NC

DQa8

NC

7

 

 

 

 

 

74

DQPa

F

 

 

 

 

 

 

DQb1

8

 

 

 

 

 

73

DQa8

 

 

 

 

 

 

DQb2

9

 

 

 

 

 

72

DQa7

VCCQ

NC

GND

OE

GND

DQa7

VCCQ

 

 

 

 

 

G

 

 

 

 

 

 

GND

10

 

 

 

 

 

71

GND

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

70

VCCQ

NC

DQb3

BWb

ADV

GND

NC

DQa6

 

 

 

 

 

DQb3

12

 

 

 

 

 

69

DQa6

H

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQb4

13

 

 

 

 

 

68

DQa5

DQb4

NC

GND

GW

GND

DQa5

NC

 

 

 

 

 

GND

14

 

 

 

 

 

67

GND

J

 

 

 

 

 

 

 

 

 

 

 

VCC

NC

VCC

NC

VCC

VCCQ

VCC

15

 

 

 

 

 

66

NC

VCCQ

NC

16

 

 

 

 

 

65

VCC

K

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GND

17

 

 

 

 

 

64

ZZ

NC

DQb5

GND

CLK

GND

NC

DQa4

DQb5

18

 

 

 

 

 

63

DQa4

L

 

 

 

 

 

 

DQb6

19

 

 

 

 

 

62

DQa3

DQb6

NC

GND

NC

BWa

DQa3

NC

VCCQ

20

 

 

 

 

 

61

VCCQ

M

 

 

 

 

 

 

GND

21

 

 

 

 

 

60

GND

VCCQ

DQb7

GND

BWE

GND

NC

VCCQ

DQb7

22

 

 

 

 

 

59

DQa2

N

 

 

 

 

 

 

DQb8

23

 

 

 

 

 

58

DQa1

 

 

 

 

 

 

DQPb

24

 

 

 

 

 

57

NC

DQb8

NC

GND

A1

GND

DQa2

NC

 

 

 

 

 

P

 

 

 

 

 

 

NC

25

 

 

 

 

 

56

NC

 

 

 

 

 

 

GND

26

 

 

 

 

 

55

GND

NC

DQPb

GND

A0

GND

NC

DQa1

 

 

 

 

 

VCCQ

27

 

 

 

 

 

54

VCCQ

R

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

28

 

 

 

 

 

53

NC

NC

A5

MODE

VCC

GND

A13

NC

 

 

 

 

 

NC

29

 

 

 

 

 

52

NC

T

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

30

 

 

 

 

 

51

NC

NC

A11

A10

NC

A14

A17

ZZ

 

 

 

 

 

 

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

 

U

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC GND VCC NC NC A10 A11

A12 A13 A14 A15

A16

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

512K x 18

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A18

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa-BWb

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQb

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply: 3.3V or 2.5V

 

 

ZZ

Snooze Enable

 

 

DQPa-DQPb

Parity Data I/O DQPa is parity for

 

DQa1-a8; DQPb is parity for DQb1-b8

 

 

Integrated Silicon Solution, Inc. — 1-800-379-4774

7

PRELIMINARY INFORMATION Rev. 00A 04/17/01

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