ICSI IC61SP12832-100B, IC61SP12832-100TQ, IC61SP12836-133B, IC61SP12836-133TQ, IC61SP12836-150B Datasheet

...
0 (0)

IC61SP12832

IC61SP12836

Document Title

128K x 32 Pipelined SyncBurst SRAM

Revision History

Revision No

History

Draft Date

Remark

0A

Initial Draft

September 17,2001

The attached datasheets are provided by ICSI. Integrated Circuit Solution Inc reserve the right to change the specifications and products. ICSI will answer to your questions about device. If you have any questions, please contact the ICSI offices.

Integrated Circuit Solution Inc.

1

SSR019-0A 09/17/2001

IC61SP12832

IC61SP12836

128K x 32, 128K x 36 SYNCHRONOUS PIPELINED STATIC RAM

FEATURES

Internal self-timed write cycle

Individual Byte Write Control and Global Write

Clock controlled, registered address, data and control

Pentium™ or linear burst sequence control using MODE input

Three chip enables for simple depth expansion and address pipelining

Common data inputs and data outputs

100-Pin TQFP (JEDEC LQFP) and

119-pin PBGA package

Single +3.3V, +10%, –5% power supply

Power-down snooze mode

FAST ACCESS TIME

DESCRIPTION

The ICSI IC61SP12832,IC61SP12836 are high-speed, lowpower synchronous static RAM designed to provide a burstable, high-performance,secondarycacheforthePentium™,680X0™, and PowerPC™ microprocessors. It is organized as 131,072 words by 32 bits, fabricated with ICSI's advanced CMOS technology. The device integrates a 2-bit burst counter, highspeed SRAM core, and high-drive capability outputs into a single monolithic circuit. All synchronous inputs pass through registers controlled by a positive-edge-triggered single clock input.

Write cycles are internally self-timed and are initiated by the rising edge of the clock input. Write cycles can be from one to four bytes wide as controlled by the write control inputs.

Separate byte enables allow individual bytes to be written. BW1 controls DQa, BW2 controls DQb, BW3 controls DQc, BW4 controls DQd, conditioned by BWE being LOW. A LOW on GW input would cause all bytes to be written.

Bursts can be initiated with either ADSP (Address Status Processor) or ADSC (Address Status Cache Controller) input pins. Subsequent burst addresses can be generated internally by the IC61SP12832,IC61SP12836 and controlled by the ADV (burst address advance) input pin.

The mode pin is used to select the burst sequence order, Linear burst is achieved when this pin is tied LOW. Interleave burst is achieved when this pin is tied HIGH or left floating.

Symbol

Parameter

-166

-150

-133

-117

-5

Units

tKQ

Clock Access Time

3.5

3.8

4

4

5

ns

 

 

 

 

 

 

 

 

tKC

Cycle Time

6

6.7

7.5

8.5

10

ns

 

 

 

 

 

 

 

 

 

Frenquency

166

150

133

117

100

MHz

 

 

 

 

 

 

 

 

ICSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors which may appear in this publication. © Copyright 2000, Integrated Circuit Solution Inc.

2

Integrated Circuit Solution Inc.

SSR019-0A 09/17/2001

ICSI IC61SP12832-100B, IC61SP12832-100TQ, IC61SP12836-133B, IC61SP12836-133TQ, IC61SP12836-150B Datasheet

IC61SP12832

IC61SP12836

BLOCK DIAGRAM

 

 

 

 

MODE

 

 

 

CLK

 

CLK

Q0

A0

A0’

 

 

 

 

 

 

 

 

 

 

 

 

 

BINARY

 

 

 

 

 

 

COUNTER

 

A1’

 

 

ADV

CE

Q1

A1

 

 

128K x 32, 128K x 36

 

 

 

 

 

 

ADSC

 

 

 

 

 

CLR

 

 

MEMORY

 

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

ARRAY

 

A16-A0

17

 

Q

15

17

 

 

D

 

 

 

 

 

 

ADDRESS

 

 

 

 

 

REGISTER

 

 

 

 

 

CE

 

 

 

 

 

 

 

CLK

 

 

32

32

 

 

 

 

 

 

 

GW

D

DQd

Q

 

 

 

 

BWE

BYTE WRITE

 

 

 

 

BW4

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQc

Q

 

 

 

 

 

 

 

 

 

 

 

BW3

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQb

Q

 

 

 

 

BW2

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQa

Q

 

 

 

 

 

 

 

 

 

 

 

BW1

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

CE

 

 

 

 

4

 

 

CE2

D

 

Q

 

INPUT

OUTPUT

32

CE2

 

ENABLE

 

 

REGISTERS

REGISTERS

DQ[31:0]

 

 

 

 

 

OE

 

REGISTER

 

CLK

CLK

 

 

 

 

CE

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

 

Q

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

CLK

 

 

 

 

 

OE

 

 

 

 

 

 

 

Integrated Circuit Solution Inc.

3

SSR019-0A 09/17/2001

IC61SP12832

IC61SP12836

PIN CONFIGURATION

119-pin PBGA (Top View) and 100-Pin LQFP

1

2

3

4

5

6

7

 

A6

A7

CE

CE2

BW4 BW3 BW2 BW1

CE2 VCC

GND CLK GW BWE OE

ADSC

ADSP ADV A8

A9

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

NC

1

 

 

 

 

 

 

 

 

80

NC

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

 

 

 

79

DQb8

NC

CE2

A3

ADSC

A9

CE2

NC

 

 

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

NC

A7

A2

VCC

A12

A15

NC

 

 

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc3

6

 

 

 

 

 

 

 

 

75

DQb6

DQc1

NC

GND

NC

GND

NC

DQb8

 

 

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc5

8

 

 

 

 

 

 

 

 

73

DQb4

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

 

 

 

 

 

 

 

 

F

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

 

72

DQb3

 

 

 

 

 

 

GND

10

 

 

 

 

 

 

 

 

71

GND

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

 

 

 

 

 

 

DQc7

12

 

 

 

 

 

 

 

 

69

DQb2

DQc5

DQc6

BW3

ADV

BW2

DQb4

DQb3

 

 

 

 

 

 

 

 

H

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

 

 

68

DQb1

 

 

 

 

 

 

NC

14

 

 

 

 

 

 

 

 

67

GND

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

 

 

 

 

 

 

 

 

J

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

 

66

NC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

NC

16

 

 

 

 

 

 

 

 

65

VCC

K

 

 

 

 

 

 

GND

17

 

 

 

 

 

 

 

 

64

ZZ

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

DQd1

18

 

 

 

 

 

 

 

 

63

DQa8

L

 

 

 

 

 

 

DQd2

19

 

 

 

 

 

 

 

 

62

DQa7

DQd4

DQd3

BW4

NC

BW1

DQa5

DQa6

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

M

 

 

 

 

 

 

GND

21

 

 

 

 

 

 

 

 

60

GND

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

DQd3

22

 

 

 

 

 

 

 

 

59

DQa6

N

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

 

 

 

58

DQa5

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

DQd5

24

 

 

 

 

 

 

 

 

57

DQa4

P

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

 

 

56

DQa3

DQd8

NC

GND

A0

GND

NC

DQa1

GND

26

 

 

 

 

 

 

 

 

55

GND

R

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

54

VCC

NC

A5

MODE

VCC

NC

A13

NC

DQd7

28

 

 

 

 

 

 

 

 

53

DQa2

T

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

 

52

DQa1

NC

NC

A10

A11

A14

NC

ZZ

NC

30

 

 

 

 

 

 

 

 

51

NC

U

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

A5

A4

A3

A2 A1 A0 NC

NC GND

VCC NC NC A10 A11

A12

A13 A14 A15

A16

 

 

 

 

 

 

 

 

128K x 32

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A16

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BW1-BW4

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply:

 

+3.3V

 

 

ZZ

Snooze Enable

 

 

GNDQ

Isolated Output Buffer Ground

 

 

4

Integrated Circuit Solution Inc.

SSR019-0A 09/17/2001

IC61SP12832

IC61SP12836

PIN CONFIGURATION

119-pin PBGA (Top View) and 100-Pin LQFP

1

2

3

4

5

6

7

 

A6

A7 CE

CE2

BW4 BW3 BW2 BW1

CE2 VCC

GND CLK GW BWE OE

ADSC ADSP

ADV

A8

A9

 

 

 

 

 

 

 

 

 

 

A

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

A6

A4

ADSP

A8

A16

VCCQ

 

 

DQPc

1

 

 

 

 

 

 

 

 

80

DQPb

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc1

2

 

 

 

 

 

 

 

 

79

DQb8

NC

CE2

A3

ADSC

A9

CE2

NC

 

 

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

NC

A7

A2

VCC

A12

A15

NC

 

 

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc3

6

 

 

 

 

 

 

 

 

75

DQb6

DQc1

NC

GND

NC

GND

NC

DQb8

 

 

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc5

8

 

 

 

 

 

 

 

 

73

DQb4

DQc2

DQc3

GND

CE

GND

DQb6

DQb7

 

 

 

 

 

 

 

 

F

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

 

72

DQb3

 

 

 

 

 

 

GND

10

 

 

 

 

 

 

 

 

71

GND

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

 

 

 

 

 

 

DQc7

12

 

 

 

 

 

 

 

 

69

DQb2

DQc5

DQc6

BW3

ADV

BW2

DQb4

DQb3

 

 

 

 

 

 

 

 

H

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

 

 

68

DQb1

 

 

 

 

 

 

NC

14

 

 

 

 

 

 

 

 

67

GND

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

 

 

 

 

 

 

 

 

J

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

 

 

66

NC

VCCQ

VCC

NC

VCC

NC

VCC

VCCQ

NC

16

 

 

 

 

 

 

 

 

65

VCC

K

 

 

 

 

 

 

GND

17

 

 

 

 

 

 

 

 

64

ZZ

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

DQd1

18

 

 

 

 

 

 

 

 

63

DQa8

L

 

 

 

 

 

 

DQd2

19

 

 

 

 

 

 

 

 

62

DQa7

DQd4

DQd3

BW4

NC

BW1

DQa5

DQa6

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

M

 

 

 

 

 

 

GND

21

 

 

 

 

 

 

 

 

60

GND

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

DQd3

22

 

 

 

 

 

 

 

 

59

DQa6

N

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

 

 

 

58

DQa5

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

DQd5

24

 

 

 

 

 

 

 

 

57

DQa4

P

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

 

 

56

DQa3

DQd8

NC

GND

A0

GND

NC

DQa1

GND

26

 

 

 

 

 

 

 

 

55

GND

R

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

 

 

54

VCC

NC

A5

MODE

VCC

NC

A13

NC

DQd7

28

 

 

 

 

 

 

 

 

53

DQa2

T

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

 

 

52

DQa1

NC

NC

A10

A11

A14

NC

ZZ

DQPd

30

 

 

 

 

 

 

 

 

51

DQPa

U

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

A5 A4

A3

A2 A1 A0 NC

NC GND

VCC NC NC A10 A11

A12 A13

A14

A15

A16

 

 

 

 

 

 

 

 

128K x 36

 

 

 

 

 

 

 

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A16

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BW1-BW4

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE, CE2, CE2

Synchronous Chip Enable

 

 

OE

Output Enable

 

 

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply: +3.3V

 

 

ZZ

Snooze Enable

 

 

GNDQ

Isolated Output Buffer Ground

 

 

DQPa-DQPd

Parity Data I/O

 

 

Integrated Circuit Solution Inc.

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SSR019-0A 09/17/2001

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