ICSI IC61SF25632D-9.5BI, IC61SF25632D-9.5TQ, IC61SF25632D-9.5TQI, IC61SF25632T-6.5TQ, IC61SF25632T-6.5TQI Datasheet

...
0 (0)

IC61SF25632T/D IC61SF25636T/D

IC61SF51218T/D

Document Title

8Mb SyncBurst Flow through SRAM

Revision History

 

 

 

Revision No

History

Draft Date

Remark

0A

Initial Draft

September 3,2002

 

The attached datasheets are provided by ICSI. Integrated Circuit Solution Inc reserve the right to change the specifications and products. ICSI will answer to your questions about device. If you have any questions, please contact the ICSI offices.

Integrated Circuit Solution Inc.

1

SSR020-0A 9/03/2002

IC61SF25632T/D IC61SF25636T/D

IC61SF51218T/D

256K x 32, 256K x 36, 512K x 18

8Mb SYNCBURST Flow throughSRAMs

FEATURES

Flowthrough Mode operation.

User-selectable Output Drive Strength with XQ Mode.

Internal self-timed write cycle

Individual Byte Write Control and Global Write

• Clock controlled, registered address, data and control

Pentium™ or linear burst sequence control using MODE input

Common data inputs and data outputs

JEDEC 100-Pin TQFP and 119-pin PBGA package

Single +3.3V, +10%, –5% core power supply

Power-down snooze mode

2.5V or 3.3V I/O Supply

Snooze MODE for reduced-power standby

T version (three chip selects)

D version (two chip selects)

FAST ACCESS TIME

 

Symbol

-6.5

-7.5

-8.5

-9.5

Units

Flow

tKQ

6.5

7.5

8.5

9.5

ns

Through

tKC

7.5

8.5

10

11

ns

2-1-1-1

ICC1

270

260

240

230

mA

DESCRIPTION

ICSI's 8Mb SyncBurst Flowthrough SRAMs integrate a 512k x 18, 256k x 32, or 256k x 36 SRAM core with advanced synchronous peripheral circuitry and a 2-bit burst counter.

Applications

The ICSI SyncBurst Flowthrough SRAM family employs high- speed ,low-power CMOS designs that are fabricated using an advanced CMOS process to provide Level 2 Cache applications supporting Pentium and PowerPC microprocessors originally, the device now finds application ranging from DSP

main store to networking chip set support.

Controls

All synchronous inputs pass through registers controlled by a positive-edge-triggered single clock input.Bursts can be initiated with either ADSP (Address Status Processor) or ADSC (Address Status Cache Controller) input pins. Subsequent burst addresses can be generated internally and controlled by the ADV (burst address advance) input pin. The mode pin is used to select the burst sequence order, Linear burst is achieved when this pin is tied LOW. Interleave burst is achieved when this pin is tied

HIGH or left floating.

Byte Write and Global Write

Write cycles are internally self-timed and are initiated by the rising edge of the clock input. Write cycles can be from one to four bytes wide as controlled by the write control inputs.Separate byte enables allow individual bytes to be written. Byte write operation is performed by using byte write enable (BWE).input combined with one or more individualbyte write signals (BWx). In addition, Global Write (GW) is available for writing all bytes at one time,

regardless of the byte write controls.

IOL/IOH Drive strength Options

The XQ pin allows selection between high drive strength (XQ low) for multi-drop bus applications and normal drive strength (XQ floating or high) point-to-point applications. See the Output

Driver Characteristics chart for details.

Snooze Mode

Low power (Snooze mode) is attained through the assertion (High) of the ZZ signal, or by stopping the clock (CK). Memory data is retained during Snooze mode.

ICSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors which may appear in this publication. © Copyright 2000, Integrated Circuit Solution Inc.

2

Integrated Circuit Solution Inc.

SSR020-0A 9/03/2002

ICSI IC61SF25632D-9.5BI, IC61SF25632D-9.5TQ, IC61SF25632D-9.5TQI, IC61SF25632T-6.5TQ, IC61SF25632T-6.5TQI Datasheet

IC61SF25632T/D IC61SF25636T/D

IC61SF51218T/D

BLOCK DIAGRAM

 

 

 

 

MODE

 

 

 

 

 

 

Q0

A0'

 

 

 

CLK

 

CLK

A0

 

 

 

 

 

 

 

 

 

 

BINARY

 

 

 

 

 

 

COUNTER

A1'

 

 

 

ADV

 

 

Q1

 

 

 

 

 

A1

 

 

 

 

 

 

 

 

 

 

ADSC

 

 

 

 

256Kx32; 256Kx36;

 

 

 

 

 

512Kx18

 

ADSP

 

 

 

 

 

 

 

 

 

 

MEMORY ARRAY

 

18/19

D

 

Q

16/17

18/19

 

 

An-A0

 

 

 

 

 

 

ADDRESS

 

 

 

 

 

REGISTER

 

 

 

 

 

 

CLK

 

 

 

 

 

 

 

 

 

 

32, 36,

32, 36,

 

 

 

 

 

 

or 18

or 18

 

GW

D

DQd

Q

 

 

 

 

BWE

BYTE WRITE

 

 

 

 

BWd

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQc

Q

 

 

 

 

BWb

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQb

Q

 

 

 

 

BWa

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36/x18)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

 

D

DQa

Q

 

 

 

 

BWa

BYTE WRITE

 

 

 

 

REGISTERS

 

 

 

 

(x32/x36/x18)

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

 

 

(T, D)CE

 

 

 

 

4

 

32, 36,

(T, D) CE2

D

 

Q

 

INPUT

OUTPUT

or 18

(T) CE2

 

ENABLE

 

 

REGISTERS

REGISTERS

DQa - DQd

 

 

 

 

 

OE

 

REGISTER

 

CLK

CLK

 

 

 

 

 

CLK

 

 

 

 

 

 

D

 

Q

 

 

 

 

 

 

ENABLE

 

 

 

 

 

 

 

DELAY

 

 

 

 

 

 

REGISTER

 

 

 

 

 

 

CLK

 

 

 

 

 

OE

 

 

 

 

 

 

 

Integrated Circuit Solution Inc.

 

 

 

 

 

 

3

SSR020-0A 9/03/2002

 

 

 

 

 

 

 

IC61SF25632T/D IC61SF25636T/D

IC61SF51218T/D

PIN CONFIGURATION

119-pin PBGA (Top View)

 

 

100-Pin TQFP (D Version)

 

1

2

3

4

5

6

7

 

SA

SA CE

CE2

BWd BWc BWb

BWa

SA VCC

GND CLK GW

BWE

OE

ADSC ADSP ADV SA SA

 

 

 

 

 

 

 

 

 

 

A

SA

SA

 

SA

SA

VCCQ

 

100

99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

ADSP

 

 

NC

1

 

 

 

 

 

 

 

 

80

NC

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE2

SA

 

SA

SA

NC

DQc1

2

 

 

 

 

 

 

 

 

79

DQb8

NC

ADSC

 

 

 

 

 

 

 

 

DQc2

3

 

 

 

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SA

SA

VCC

SA

SA

NC

VCCQ

4

 

 

 

 

 

 

 

 

77

VCCQ

NC

 

 

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

GND

XQ

GND

NC

DQb8

DQc3

6

 

 

 

 

 

 

 

 

75

DQb6

DQc1

 

 

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc3

GND

 

GND

DQb6

DQb7

DQc5

8

 

 

 

 

 

 

 

 

73

DQb4

DQc2

CE

 

 

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

 

 

72

DQb3

F

DQc4

GND

 

GND

DQb5

VCCQ

GND

10

 

 

 

 

 

 

 

 

71

GND

VCCQ

OE

VCCQ

11

 

 

 

 

 

 

 

 

70

VCCQ

G

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc6

 

 

 

DQb4

DQb3

DQc7

12

 

 

 

 

 

 

 

 

69

DQb2

DQc5

BWc

ADV

BWb

DQc8

13

 

 

 

 

 

 

 

 

68

DQb1

H

DQc8

GND

 

GND

DQb2

DQb1

GND/NC

14

 

 

 

 

 

 

 

 

67

GND

DQc7

GW

VCC

15

 

 

 

 

 

 

 

 

66

NC

J

VCC

NC

VCC

NC

VCC

VCCQ

XQ

16

 

 

 

 

 

 

 

 

65

VCC

VCCQ

GND

17

 

 

 

 

 

 

 

 

64

ZZ

K

DQd2

GND

CLK

GND

DQa7

DQa8

DQd1

18

 

 

 

 

 

 

 

 

63

DQa8

DQd1

DQd2

19

 

 

 

 

 

 

 

 

62

DQa7

L

DQd3

 

 

 

DQa5

DQa6

VCCQ

20

 

 

 

 

 

 

 

 

61

VCCQ

DQd4

BWd

NC

BWa

GND

21

 

 

 

 

 

 

 

 

60

GND

M

DQd5

GND

 

GND

DQa4

VCCQ

DQd3

22

 

 

 

 

 

 

 

 

59

DQa6

VCCQ

BWE

DQd4

23

 

 

 

 

 

 

 

 

58

DQa5

N

DQd7

GND

A1

GND

DQa3

DQa2

DQd5

24

 

 

 

 

 

 

 

 

57

DQa4

DQd6

DQd6

25

 

 

 

 

 

 

 

 

56

DQa3

P

 

 

 

 

 

 

GND

26

 

 

 

 

 

 

 

 

55

GND

DQd8

NC

GND

A0

GND

NC

DQa1

VCCQ

27

 

 

 

 

 

 

 

 

54

VCCQ

R

 

 

 

 

 

 

DQd7

28

 

 

 

 

 

 

 

 

53

DQa2

NC

SA

MODE

VCC

GND/NC

SA

NC

DQd8

29

 

 

 

 

 

 

 

 

52

DQa1

T

 

 

 

 

 

 

NC

30

 

34 35 36 37 38 39 40

 

 

 

51

NC

NC

NC

SA

SA

SA

NC

ZZ

 

31 32 33

41 42 43 44 45 46 47 48 49 50

 

 

 

 

 

 

 

 

 

 

 

 

 

U

 

 

 

 

 

 

 

MODE

SA SA SA SA A1 A0

NC NC GND VCC NC NC

A10

SA SA SA SA SA SA

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

Note:Ball R5 no connection is acceptable

 

256K x 32

Note:Pin 14 no connection is acceptable

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa -BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE , CE2

Synchronous Chip Enable

 

 

OE

Output Enable

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

XQ

Output Drive Control

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply : +3.3V

 

or 2.5V

 

 

ZZ

Snooze Enable

4

Integrated Circuit Solution Inc.

SSR020-0A 9/03/2002

IC61SF25632T/D IC61SF25636T/D

IC61SF51218T/D

PIN CONFIGURATION

100-Pin TQFP (T Version)

 

SA

SA

 

CE

CE2

 

BWd

 

BWc

 

BWb

 

BWa

 

CE2 VCC

GND CLK

 

GW

 

BWE

 

OE

ADSC

ADSP

ADV SA SA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

NC

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

80

NC

DQc1

2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

79

DQb8

DQc2

3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

78

DQb7

VCCQ

4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

77

VCCQ

GND

5

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

76

GND

DQc3

6

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

75

DQb6

DQc4

7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

74

DQb5

DQc5

8

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

73

DQb4

DQc6

9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

72

DQb3

GND

10

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

71

GND

VCCQ

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

70

VCCQ

DQc7

12

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

69

DQb2

DQc8

13

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

68

DQb1

GND/NC

14

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

67

GND

VCC

15

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

66

NC

XQ

16

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

65

VCC

GND

17

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

64

ZZ

DQd1

18

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

63

DQa8

DQd2

19

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

62

DQa7

VCCQ

20

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

61

VCCQ

GND

21

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

60

GND

DQd3

22

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

59

DQa6

DQd4

23

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

58

DQa5

DQd5

24

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

57

DQa4

DQd6

25

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

56

DQa3

GND

26

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

55

GND

VCCQ

27

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

54

VCCQ

DQd7

28

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

53

DQa2

DQd8

29

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

52

DQa1

NC

30

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

51

NC

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

 

MODE

SA SA SA SA A1 A0 NC NC GND VCC NC SA SA SA SA SA SA SA SA

 

Note:Pin 14 no connection is acceptable

 

 

256K x 32

 

 

 

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa -BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE,CE2,CE2

Synchronous Chip Enable

 

 

OE

Output Enable

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

XQ

Output Drive Control

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply : +3.3V

 

or 2.5V

 

 

ZZ

Snooze Enable

Integrated Circuit Solution Inc.

5

SSR020-0A 9/03/2002

IC61SF25632T/D IC61SF25636T/D

IC61SF51218T/D

PIN CONFIGURATION

119-pin PBGA (Top View)

 

 

100-Pin TQFP (D Version)

 

1

2

3

4

5

6

7

 

SA

SA CE

CE2

BWd BWc BWb BWa

A17 VCC

GND

CLK GW BWE OE

ADSC ADSP ADV SA SA

 

A

SA

SA

ADSP

SA

SA

VCCQ

 

100 99 98 97

96 95 94 93

92 91 90 89 88 87 86

85 84 83 82 81

 

VCCQ

DQPc

1

 

 

 

 

 

 

80

DQPb

B

 

 

 

 

 

 

 

 

 

 

 

 

CE2

SA

ADSC

SA

SA

NC

DQc1

2

 

 

 

 

 

 

79

DQb8

NC

DQc2

3

 

 

 

 

 

 

78

DQb7

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCC

SA

SA

NC

VCCQ

4

 

 

 

 

 

 

77

VCCQ

NC

SA

SA

 

 

 

 

 

 

GND

5

 

 

 

 

 

 

76

GND

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQc3

6

 

 

 

 

 

 

75

DQb6

DQc1

DQPc

GND

XQ

GND

DQPb

DQb8

 

 

 

 

 

 

DQc4

7

 

 

 

 

 

 

74

DQb5

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GND

DQb6

DQb7

DQc5

8

 

 

 

 

 

 

73

DQb4

DQc2

DQc3

GND

CE

 

 

 

 

 

 

DQc6

9

 

 

 

 

 

 

72

DQb3

F

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GND

10

 

 

 

 

 

 

71

GND

VCCQ

DQc4

GND

OE

GND

DQb5

VCCQ

 

 

 

 

 

 

VCCQ

11

 

 

 

 

 

 

70

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQb4

DQb3

DQc7

12

 

 

 

 

 

 

69

DQb2

DQc5

DQc6

BWc

ADV

BWb

 

 

 

 

 

 

DQc8

13

 

 

 

 

 

 

68

DQb1

H

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GND/NC

14

 

 

 

 

 

 

67

GND

DQc7

DQc8

GND

GW

GND

DQb2

DQb1

 

 

 

 

 

 

VCC

15

 

 

 

 

 

 

66

NC

J

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VCC

NC

VCC

VCCQ

XQ

16

 

 

 

 

 

 

65

VCC

VCCQ

VCC

NC

 

 

 

 

 

 

K

 

 

 

 

 

 

GND

17

 

 

 

 

 

 

64

ZZ

 

 

 

 

 

 

DQd1

18

 

 

 

 

 

 

63

DQa8

DQd1

DQd2

GND

CLK

GND

DQa7

DQa8

 

 

 

 

 

 

L

 

 

 

 

 

 

DQd2

19

 

 

 

 

 

 

62

DQa7

 

 

NC

BWa

DQa5

DQa6

VCCQ

20

 

 

 

 

 

 

61

VCCQ

DQd4

DQd3

BWd

 

 

 

 

 

 

M

 

 

 

 

 

 

GND

21

 

 

 

 

 

 

60

GND

 

 

 

 

 

 

DQd3

22

 

 

 

 

 

 

59

DQa6

VCCQ

DQd5

GND

BWE

GND

DQa4

VCCQ

 

 

 

 

 

 

N

 

 

 

 

 

 

DQd4

23

 

 

 

 

 

 

58

DQa5

DQd6

DQd7

GND

A1

GND

DQa3

DQa2

DQd5

24

 

 

 

 

 

 

57

DQa4

P

 

 

 

 

 

 

DQd6

25

 

 

 

 

 

 

56

DQa3

DQd8

DQPd

GND

A0

GND

DQPa

DQa1

GND

26

 

 

 

 

 

 

55

GND

R

 

 

 

 

 

 

VCCQ

27

 

 

 

 

 

 

54

VCCQ

NC

SA

MODE

VCC

GND/NC

SA

NC

DQd7

28

 

 

 

 

 

 

53

DQa2

T

 

 

 

 

 

 

DQd8

29

 

 

 

 

 

 

52

DQa1

NC

NC

SA

SA

SA

NC

ZZ

DQPd

30

 

 

 

 

 

 

51

DQPa

U

 

 

 

 

 

 

 

31 32 33

34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

 

VCCQ

NC

NC

NC

NC

NC

VCCQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MODE

SA SA SA SA A1 A0 NC NC GND VCC

NC NC SA SA SA SA SA SA SA

 

Note:Ball R5 no connection is acceptable

256K x 36

Note:Pin 14 no connection is acceptable

 

PIN DESCRIPTIONS

A0, A1

Synchronous Address Inputs. These

 

pins must tied to the two LSBs of the

 

address bus.

 

 

A2-A17

Synchronous Address Inputs

 

 

CLK

Synchronous Clock

 

 

ADSP

Synchronous Processor Address

 

Status

 

 

ADSC

Synchronous Controller Address

 

Status

 

 

ADV

Synchronous Burst Address Advance

 

 

BWa -BWd

Synchronous Byte Write Enable

 

 

BWE

Synchronous Byte Write Enable

 

 

GW

Synchronous Global Write Enable

 

 

CE , CE2

Synchronous Chip Enable

 

 

OE

Output Enable

DQa-DQd

Synchronous Data Input/Output

 

 

MODE

Burst Sequence Mode Selection

 

 

XQ

Output Drive Control

 

 

VCC

+3.3V Power Supply

 

 

GND

Ground

 

 

VCCQ

Isolated Output Buffer Supply : +3.3V

 

or 2.5V

 

 

ZZ

Snooze Enable

 

 

DQPa-DQPd

Parity Data I/O

6

Integrated Circuit Solution Inc.

SSR020-0A 9/03/2002

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