GSI GS88236AD-166I, GS88236AD-166, GS88236AD-150I, GS88236AD-150, GS88236AD-133I Datasheet

...
0 (0)

 

 

 

 

 

 

 

GS88218/36AB/D-250/225/200/166/150/133

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

119and 165-Bump BGA

512K x 18, 256K x 36

250 MHz–133MHz

Commercial Temp

9Mb SCD/DCD Sync Burst SRAMs

2.5 V or 3.3 V VDD

Industrial Temp

2.5 V or 3.3 V I/O

Features

FT pin for user-configurable flow through or pipeline operation

Single/Dual Cycle Deselect selectable

IEEE 1149.1 JTAG-compatible Boundary Scan

On-chip read parity checking; even or odd selectable

ZQ mode pin for user-selectable high/low output drive

2.5 V or 3.3 V +10%/–10% core power supply

2.5 V or 3.3 V I/O supply

LBO pin for Linear or Interleaved Burst mode

Internal input resistors on mode pins allow floating mode pins

Default to SCD x18/x36 Interleaved Pipeline mode

Byte Write (BW) and/or Global Write (GW) operation

Internal self-timed write cycle

Automatic power-down for portable applications

JEDEC-standard 119and 165-bump BGA packages

 

 

-250

-225

-200

-166 -150 -133 Unit

Pipeline

tKQ

2.5

2.7

3.0

3.4

3.8

4.0

ns

3-1-1-1

tCycle

4.0

4.4

5.0

6.0

6.7

7.5

ns

 

 

 

 

 

 

 

 

 

3.3 V

Curr (x18)

280

255

230

200

185

165

mA

Curr (x32/x36)

330

300

270

230

215

190

mA

 

2.5 V

Curr (x18)

275

250

230

195

180

165

mA

Curr (x32/x36)

320

295

265

225

210

185

mA

 

 

 

 

 

 

 

 

 

 

Flow

tKQ

5.5

6.0

6.5

7.0

7.5

8.5

ns

Through

tCycle

5.5

6.0

6.5

7.0

7.5

8.5

ns

2-1-1-1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3.3 V

Curr (x18)

175

165

160

150

145

135

mA

Curr (x32/x36)

200

190

180

170

165

150

mA

 

2.5 V

Curr (x18)

175

165

160

150

145

135

mA

Curr (x32/x36)

200

190

180

170

165

150

mA

 

 

 

 

 

 

 

 

 

 

Functional Description

either linear or interleave order with the Linear Burst Order (LBO) input. The Burst function need not be used. New addresses can be loaded on every cycle with no degradation of chip performance.

Flow Through/Pipeline Reads

The function of the Data Output register can be controlled by the user via the FT mode . Holding the FT mode pin low places the RAM in Flow Through mode, causing output data to bypass the Data Output Register. Holding FT high places the RAM in Pipeline mode, activating the rising-edge-triggered Data Output Register.

SCD and DCD Pipelined Reads

The GS88218/36A is a SCD (Single Cycle Deselect) and DCD (Dual Cycle Deselect) pipelined synchronous SRAM. DCD SRAMs pipeline disable commands to the same degree as read commands. SCD SRAMs pipeline deselect commands one stage less than read commands. SCD RAMs begin turning off their outputs immediately after the deselect command has been captured in the input registers. DCD RAMs hold the deselect command for one full cycle and then begin turning off their outputs just after the second rising edge of clock. The user may configure this SRAM for either mode of operation using the SCD mode input.

Byte Write and Global Write

Byte write operation is performed by using Byte Write enable (BW) input combined with one or more individual byte write signals (Bx). In addition, Global Write (GW) is available for writing all bytes at one time, regardless of the Byte Write control inputs.

FLXDrive™

The ZQ pin allows selection between high drive strength (ZQ low) for multi-drop bus applications and normal drive strength (ZQ floating or high) point-to-point applications. See the Output Driver Characteristics chart for details.

Applications

The GS88218/36A is a 9,437,184-bit high performance synchronous SRAM with a 2-bit burst address counter. Although of a type originally developed for Level 2 Cache applications supporting high performance CPUs, the device now finds application in synchronous SRAM applications, ranging from DSP main store to networking chip set support.

Controls

Addresses, data I/Os, chip enable (E1), address burst control inputs (ADSP, ADSC, ADV), and write control inputs (Bx, BW, GW) are synchronous and are controlled by a positive-edge- triggered clock input (CK). Output enable (G) and power down control (ZZ) are asynchronous inputs. Burst cycles can be initiated with either ADSP or ADSC inputs. In Burst mode, subsequent burst addresses are generated internally and are controlled by ADV. The burst address counter may be configured to count in

Sleep Mode

Low power (Sleep mode) is attained through the assertion (High) of the ZZ signal, or by stopping the clock (CK). Memory data is retained during Sleep mode.

Core and Interface Voltages

The GS88218/36A operates on a 2.5 V or 3.3 V power supply. All input are 3.3 V and 2.5 V compatible. Separate output power (VDDQ) pins are used to decouple output noise from the internal

circuits and are 3.3 V and 2.5 V compatible.

Rev: 1.03a 9/2002

1/38

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

ByteSafe is a Trademark of Giga Semiconductor, Inc. (GSI Technology).

GS88218/36AB/D-250/225/200/166/150/133

165 Bump BGA—x18 Commom I/O—Top View (Package D)

 

1

 

 

2

3

 

4

 

5

 

6

 

7

 

 

 

8

 

9

 

 

10

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

NC

A

 

 

 

 

 

 

 

NC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

A18

A

 

E1

B

B

E3

BW

ADSC

ADV

B

 

NC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

E2

NC

 

 

 

 

CK

 

 

 

 

 

 

 

 

 

 

 

A

NC

B

 

 

B

A

GW

G

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

 

NC

NC

VDDQ

VSS

VSS

VSS

 

VSS

VSS

 

 

VDDQ

NC

DQA

C

D

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

D

E

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

E

F

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

F

G

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

G

H

 

 

 

 

 

MCL

NC

VDD

VSS

VSS

 

VSS

 

VDD

 

 

 

NC

ZQ

ZZ

H

 

 

FT

 

 

 

 

J

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

J

K

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

K

L

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

L

M

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

M

 

 

 

 

SCD

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

N

DQB

VDDQ

VSS

NC

NC

 

 

NC

 

VSS

 

 

VDDQ

NC

NC

N

P

 

NC

NC

 

A

 

A

TDI

 

A1

TDO

 

 

A

 

 

 

A

A

A17

P

R

 

 

 

NC

 

A

 

A

TMS

 

A0

TCK

 

 

A

 

 

 

A

A

A

R

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch

 

 

 

Rev: 1.03a 9/2002

2/38

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS88218/36AB/D-250/225/200/166/150/133

165 Bump BGA—x36 Common I/O—Top View (Package D)

 

1

 

 

2

3

 

4

 

5

 

6

 

7

 

 

 

8

 

9

 

10

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

NC

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

NC

A

 

E1

B

C

B

B

E3

BW

ADSC

ADV

B

 

NC

A

 

E2

 

 

 

 

 

 

 

 

CK

 

 

 

 

 

 

 

 

 

 

 

A

NC

B

 

 

B

D

 

B

A

GW

G

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

DQC

NC

VDDQ

VSS

VSS

VSS

 

VSS

VSS

 

 

VDDQ

 

NC

DQB

C

D

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

D

E

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

E

F

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

F

G

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

G

H

 

 

 

 

 

MCL

NC

VDD

VSS

VSS

 

VSS

 

VDD

 

 

 

NC

 

ZQ

ZZ

H

 

 

FT

 

 

 

 

 

J

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

J

K

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

K

L

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

L

M

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

M

N

DQD

SCD

VDDQ

VSS

NC

NC

 

 

NC

 

VSS

 

 

VDDQ

 

NC

DQA

N

P

 

NC

NC

 

A

 

A

TDI

 

A1

TDO

 

 

A

 

 

 

A

 

A

A17

P

R

 

 

 

NC

 

A

 

A

TMS

 

A0

TCK

 

 

A

 

 

 

A

 

A

A

R

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch

 

 

 

 

Rev: 1.03a 9/2002

3/38

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GS88218/36AB/D-250/225/200/166/150/133

GS88236A Pad Out

119 Bump BGATop View

 

1

2

3

 

4

 

 

 

 

 

 

5

 

6

7

 

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDDQ

A6

 

A7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

A9

VDDQ

ADSP

B

NC

E2

 

A4

 

 

 

 

 

 

 

 

 

 

 

A15

A17

NC

ADSC

C

NC

A5

 

A3

 

VDD

A14

A16

NC

D

DQC4

DQC9

VSS

 

 

ZQ

VSS

DQB9

DQB4

E

DQC3

DQC8

VSS

 

 

 

 

 

1

 

 

 

VSS

DQB8

DQB3

 

 

 

E

F

VDDQ

DQC7

VSS

 

 

 

 

 

 

 

 

 

VSS

DQB7

VDDQ

 

 

 

 

G

G

DQC2

DQC6

 

 

C

 

 

 

 

 

 

 

 

 

B

DQB6

DQB2

 

B

ADV

B

H

DQC1

DQC5

VSS

 

 

 

 

 

VSS

DQB5

DQB1

 

 

GW

J

VDDQ

VDD

NC

 

VDD

NC

VDD

VDDQ

K

DQD1

DQD5

VSS

 

 

CK

VSS

DQA5

DQA1

L

DQD2

DQD6

 

 

D

SCD

 

 

 

A

DQA6

DQA2

 

B

 

B

M

VDDQ

DQD7

VSS

 

 

 

 

VSS

DQA7

VDDQ

 

 

BW

N

DQD3

DQD8

VSS

 

 

 

A1

VSS

DQA8

DQA3

P

DQD4

DQD9

VSS

 

 

 

A0

VSS

DQA9

DQA4

R

NC

A2

 

 

 

VDD

 

 

 

 

A13

 

 

 

LBO

 

 

FT

PE

T

NC

NC

A10

 

 

A11

A12

NC

 

ZZ

U

VDDQ

TMS

TDI

 

TCK

TDO

NC

VDDQ

Rev: 1.03a 9/2002

4/38

© 2001, Giga Semiconductor, Inc.

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GS88218/36AB/D-250/225/200/166/150/133

GS88218A Pad Out

119 Bump BGATop View

 

1

2

3

 

4

 

 

 

 

 

 

5

 

6

7

 

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDDQ

A6

 

A7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

A9

VDDQ

ADSP

B

NC

E2

 

A4

 

 

 

 

 

 

 

 

 

 

 

A15

A17

NC

ADSC

C

NC

A5

 

A3

 

VDD

A14

A16

NC

D

DQB1

NC

VSS

 

 

ZQ

VSS

DQA9

NC

E

NC

DQB2

VSS

 

 

 

 

 

1

 

 

 

VSS

NC

DQA8

 

 

 

E

F

VDDQ

NC

VSS

 

 

 

 

 

 

 

 

 

VSS

DQA7

VDDQ

 

 

 

 

G

G

NC

DQB3

 

 

B

 

 

 

 

 

 

NC

NC

DQA6

 

B

ADV

H

DQB4

NC

VSS

 

 

 

 

 

VSS

DQA5

NC

 

 

GW

J

VDDQ

VDD

NC

 

VDD

NC

VDD

VDDQ

K

NC

DQB5

VSS

 

 

CK

VSS

NC

DQA4

L

DQB6

NC

NC

SCD

 

 

 

A

DQA3

NC

 

B

M

VDDQ

DQB7

VSS

 

 

 

 

VSS

NC

VDDQ

 

 

BW

N

DQB8

NC

VSS

 

 

 

A1

VSS

DQA2

NC

P

NC

DQB9

VSS

 

 

 

A0

VSS

NC

DQA1

R

NC

A2

 

 

 

VDD

 

 

 

 

A13

 

 

 

LBO

 

 

FT

PE

T

NC

A10

A11

 

 

NC

A12

A18

 

ZZ

U

VDDQ

TMS

TDI

 

TCK

TDO

NC

VDDQ

BPR1999.05.18

Rev: 1.03a 9/2002

5/38

© 2001, Giga Semiconductor, Inc.

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GS88218/36AB/D-250/225/200/166/150/133

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GS88218/36 BGA Pin Description

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

Type

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0, A1

 

 

 

I

 

 

 

Address field LSBs and Address Counter Preset Inputs

 

 

 

 

 

 

 

 

An

 

 

 

I

 

 

 

Address Inputs

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A17, A18

 

 

 

 

 

 

 

Address Inputs

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQA1–DQA9

 

 

 

 

 

 

 

 

 

 

 

DQB1–DQB9

 

I/O

 

 

 

Data Input and Output pins

 

 

 

DQC1–DQC9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQD1–DQD9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A,

 

 

 

B,

 

C,

 

D

 

 

 

I

 

 

 

Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low

 

 

 

B

B

B

B

 

 

 

 

 

 

 

 

 

 

 

 

NC

 

 

 

 

No Connect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

 

 

 

 

No Connect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CK

 

 

 

I

 

 

 

Clock Input Signal; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Byte Write—Writes all enabled bytes; active low

 

 

 

 

 

 

 

BW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Global Write Enable—Writes all bytes; active low

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

I

 

 

 

Chip Enable; active low

 

 

 

 

 

 

 

 

 

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3

 

 

 

 

 

 

I

 

 

 

Chip Enable; active low

 

 

 

 

 

 

 

 

 

E

 

 

 

 

 

 

 

 

 

 

 

 

 

E2

 

 

 

I

 

 

 

Chip Enable; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Output Enable; active low

 

 

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Burst address counter advance enable; active l0w

 

 

 

 

 

 

ADV

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Address Strobe (Processor, Cache Controller); active low

 

 

 

ADSC,

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

ZZ

 

 

 

I

 

 

 

Sleep mode control; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Flow Through or Pipeline mode; active low

 

 

 

 

 

 

 

 

 

FT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Linear Burst Order mode; active low

 

 

 

 

 

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

ZQ

 

 

 

I

 

 

 

FLXDrive Output Impedance Control (Low = Low Impedance [High Drive], High = High Impedance [Low

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Drive])

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TMS

 

 

 

I

 

 

 

Scan Test Mode Select

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDI

 

 

 

I

 

 

 

Scan Test Data In

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDO

 

 

O

 

 

 

Scan Test Data Out

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TCK

 

 

 

I

 

 

 

Scan Test Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MCL

 

 

 

 

Must Connect Low

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SCD

 

 

 

 

Single Cycle Deselect/Dual Cyle Deselect Mode Control

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDD

 

 

 

I

 

 

 

Core power supply

 

 

 

 

 

 

VSS

 

 

 

I

 

 

 

I/O and Core Ground

 

 

 

 

 

VDDQ

 

 

 

I

 

 

 

Output driver power supply

 

Rev: 1.03a 9/2002

6/38

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS88218/36AB/D-250/225/200/166/150/133

GS88218/36A (PE = 0) Block Diagram

A0–An

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D0

 

Q0

 

 

 

A1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A1

 

 

 

 

D1

 

Q1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Counter

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Load

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADV

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADSC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

BA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

E

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SCD

 

ZZ

 

 

 

Power Down

 

 

 

 

 

 

 

 

 

 

Control

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Note: Only x36 version shown for simplicity.

A

Memory

Array

Q

D

36

36

4

 

4

Register Q D

Register D Q

Register D Q

 

36

 

36

 

 

36

4

32

36

Parity

Encode

4

Parity

Compare

36

DQx1–DQx9

NC

NC

Rev: 1.03a 9/2002

7/38

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GSI GS88236AD-166I, GS88236AD-166, GS88236AD-150I, GS88236AD-150, GS88236AD-133I Datasheet

GS88218/36AB/D-250/225/200/166/150/133

GS88218/36A (PE = 1) x32 Mode Block Diagram

A0–An

Register

 

 

D

Q

 

A0

 

 

A0

 

 

 

 

 

 

 

D0

Q0

A1

 

 

A1

 

 

 

Q1

 

 

 

D1

 

 

 

Counter

 

 

 

 

Load

 

 

LBO

 

 

 

 

ADV

 

 

 

 

CK

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADSC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

BW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

BA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

Q

 

 

 

 

 

 

B

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

D Q

Register

E1 D Q

Register

D Q

FT

G

ZZ

 

Power Down

SCD

 

Control

 

 

 

 

 

 

 

 

Note: Only x36 version shown for simplicity.

A

Memory

Array

Q

D

36

36

4

Parity

Encode

32

4

Register Q D

Register D Q

 

32

 

36

Register 36

D Q

 

 

 

 

 

 

 

 

 

 

 

4

32

 

 

 

 

 

 

 

 

 

 

 

 

 

 

32

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D Q

 

 

 

 

 

 

Parity

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Encode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Parity

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Compare

 

 

 

 

32

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQx1–DQx8

 

 

 

 

 

 

 

 

 

NC

NC

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GS88218/36AB/D-250/225/200/166/150/133

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Mode Pin Functions

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Mode Name

 

Pin

State

Function

 

 

Name

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

L

Linear Burst

 

 

Burst Order Control

LBO

 

H

Interleaved Burst

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

L

Flow Through

 

 

Output Register Control

 

FT

 

 

 

 

 

 

 

H or NC

Pipeline

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Power Down Control

 

ZZ

L or NC

Active

 

 

 

 

 

 

 

 

H

Standby, IDD = ISB

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Single/Dual Cycle Deselect Control

SCD

L

Dual Cycle Deselect

 

 

 

 

 

 

H or NC

Single Cycle Deselect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Note:

There are pull-up devices on the SCD and FT pins and a pull-down devices on the ZZ pin, so those input pins can be unconnected and the chip will operate in the default states as specified in the above tables.

Enable / Disable Parity I/O Pins

This SRAM allows the user to configure the device to operate in Parity I/O active (x18 or x36) or in Parity I/O inactive (x16, x32, or x64) mode. Holding the PE bump low or letting it float will activate the 9th I/O on each byte of the RAM.

Burst Counter Sequences

Linear Burst Sequence

 

A[1:0]

A[1:0]

A[1:0]

A[1:0]

 

 

 

 

 

 

 

 

 

 

1st address

00

01

10

11

 

 

 

 

 

2nd address

01

10

11

00

 

 

 

 

 

3rd address

10

11

00

01

 

 

 

 

 

4th address

11

00

01

10

 

 

 

 

 

Note: The burst counter wraps to initial state on the 5th clock.

Interleaved Burst Sequence

 

A[1:0]

A[1:0]

A[1:0]

A[1:0]

 

 

 

 

 

 

 

 

 

 

1st address

00

01

10

11

 

 

 

 

 

2nd address

01

00

11

10

 

 

 

 

 

3rd address

10

11

00

01

 

 

 

 

 

4th address

11

10

01

00

 

 

 

 

 

Note: The burst counter wraps to initial state on the 5th clock.

BPR 1999.05.18

Rev: 1.03a 9/2002

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GS88218/36AB/D-250/225/200/166/150/133

Byte Write Truth Table

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Function

 

GW

 

 

BW

 

BA

 

BB

 

BC

 

BD

Notes

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read

 

H

 

 

H

 

X

 

X

 

X

 

X

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read

 

H

 

 

L

 

H

 

H

 

H

 

H

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte a

 

H

 

 

L

 

L

 

H

 

H

 

H

2, 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte b

 

H

 

 

L

 

H

 

L

 

H

 

H

2, 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte c

 

H

 

 

L

 

H

 

H

 

L

 

H

2, 3, 4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte d

 

H

 

 

L

 

H

 

H

 

H

 

L

2, 3, 4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write all bytes

 

H

 

 

L

 

L

 

L

 

L

 

L

2, 3, 4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write all bytes

 

L

 

 

X

 

X

 

X

 

X

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes:

1.All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs.

2.Byte Write Enable inputs BA, BB, BC, and/or BD may be used in any combination with BW to write single or multiple bytes.

3.All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.

4.Bytes “C” and “D” are only available on the x36 version.

Rev: 1.03a 9/2002

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GS88218/36AB/D-250/225/200/166/150/133

Synchronous Truth Table

 

 

State

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Operation

Address Used

Diagram

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3

DQ4

E

ADSP

ADSC

ADV

1

 

 

 

 

 

 

 

W

 

 

Key5

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect Cycle, Power Down

None

X

 

H

 

X

 

L

 

X

 

 

X

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

External

R

 

L

 

L

 

X

 

X

 

 

X

Q

Read Cycle, Begin Burst

External

R

 

L

 

H

 

L

 

X

 

 

F

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Begin Burst

External

W

 

L

 

H

 

L

 

X

 

 

T

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

Next

CR

 

X

 

H

 

H

 

L

 

 

F

Q

Read Cycle, Continue Burst

Next

CR

 

H

 

X

 

H

 

L

 

 

F

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Continue Burst

Next

CW

 

X

 

H

 

H

 

L

 

 

T

D

Write Cycle, Continue Burst

Next

CW

 

H

 

X

 

H

 

L

 

 

T

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

Current

 

 

X

 

H

 

H

 

H

 

 

F

Q

Read Cycle, Suspend Burst

Current

 

 

H

 

X

 

H

 

H

 

 

F

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write Cycle, Suspend Burst

Current

 

 

X

 

H

 

H

 

H

 

 

T

D

Write Cycle, Suspend Burst

Current

 

 

H

 

X

 

H

 

H

 

 

T

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes:

1.X = Don’t Care, H = High, L = Low

2.W = T (True) and F (False) is defined in the Byte Write Truth Table preceding

3.G is an asynchronous input. G can be driven high at any time to disable active output drivers. G low can only enable active drivers (shown as “Q” in the Truth Table above).

4.All input combinations shown above are tested and supported. Input combinations shown in gray boxes need not be used to accomplish basic synchronous or synchronous burst operations and may be avoided for simplicity.

5.Tying ADSP high and ADSC low allows simple non-burst synchronous operations. See BOLD items above.

6.Tying ADSP high and ADV low while using ADSC to load new addresses allows simple burst operations. See ITALIC items above.

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Simplified State Diagram

X

 

 

 

Deselect

 

 

 

W

Operation

 

W

 

X

First Write

R

SynchronousSimple

CW

 

CR

 

 

Operation

 

W

 

Synchronous

 

 

 

 

R

 

 

 

Burst

X

Burst Write

 

 

 

CR

Simple

 

CW

 

 

 

 

R

 

R

 

First Read

X

 

CR

R

 

Burst Read

X

CR

 

Notes:

1.The diagram shows only supported (tested) synchronous state transitions. The diagram presumes G is tied low.

2.The upper portion of the diagram assumes active use of only the Enable (E1) and Write (BA, BB, BC, BD, BW, and GW) control inputs, and that ADSP is tied high and ADSC is tied low.

3.The upper and lower portions of the diagram together assume active use of only the Enable, Write, and ADSC control inputs and assumes ADSP is tied high and ADV is tied low.

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