GSI GS84118AT-166I, GS84118AT-166, GS84118AT-150I, GS84118AT-150, GS84118AB-133 Datasheet

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0 (0)

GS84118AT/B-166/150/133/100

TQFP, BGA

Commercial Temp

Industrial Temp

256K x 18 Sync

Cache Tag

166MHz–100 MHz

8.5ns–12 ns

3.3V VDD 3.3 V and 2.5 V I/O

Features

3.3 V +10%/–5% core power supply, 2.5 V or 3.3 V I/O supply

Intergrated data comparator for Tag RAM application

FT mode pin for flow through or pipeline operation

LBO pin for Linear or Interleave (PentiumTM and X86) Burst mode

Synchronous address, data I/O, and control inputs

Synchronous Data Enable (DE)

Asynchronous Output Enable (OE)

Asynchronous Match Output Enable (MOE)

Byte Write (BWE) and Global Write (GW) operation

Three chip enable signals for easy depth expansion

Internal self-timed write cycle

JTAG Test mode conforms to IEEE standard 1149.1

JEDEC-standard 100-lead TQFP package and 119-BGA:

T:TQFP or B: BGA

 

 

-166

-150

-133

-100

 

 

 

 

 

 

Pipeline

tcycle

6.0 ns

6.6 ns

7.5 ns

10 ns

tKQ

3.5 ns

3.8 ns

4.0 ns

4.5 ns

3-1-1-1

IDD

310 mA

275 mA

250 mA

190 mA

 

Flow

tKQ

8.5 ns

10 ns

11 ns

12 ns

Through

tcycle

10 ns

10 ns

15 ns

15 ns

2-1-1-1

IDD

190 mA

190 mA

140 mA

140 mA

 

 

 

 

 

 

Functional Description

Output registers and the Match output register are provided and controlled by the FT mode pin (Pin 14). Through use of the FT mode pin, I/O registers can be programmed to perform pipeline or flow through operation. Flow Through mode reduces latency.

Byte write operation is performed by using Byte Write Enable (BWE) input combined with two individual byte write signals BW1-2. In addition, Global Write (GW) is available for writing all bytes at one time.

Compare cycles begin as a read cycle with output disabled so that compare data can be loaded into the data input register. The comparator compares the read data with the registered input data and a match signal is generated. The match output can be either in Pipeline or Flow Through modes controlled by the FT signal.

Low power (Standby mode) is attained through the assertion of the ZZ signal, or by stopping the clock (CLK). Memory data is retained during Standby mode.

JTAG boundary scan interface is provided using IEEE standard 1149.1 protocol. Four pins—Test Data In (TDI), Test Data Out (TDO), Test Clock (TCK) and Test Mode Select (TMS)—are used to perform JTAG function.

The GS84118A operates on a 3.3 V power supply and all inputs/outputs are 3.3 V- or 2.5 V-LVTTL-compatible. Separate output (VDDQ) pins are used to allow both 3.3 V or

2.5 V IO interface.

The GS84118A is a 256K x 18 high performance synchronous

 

SRAM with integrated Tag RAM comparator. A 2-bit burst

* Pentium is a trademark of Intel Corp.

counter is included to provide burst interface with PentiumTM

 

and other high performance CPUs. It is designed to be used as

 

a Cache Tag SRAM, as well as data SRAM. Addresses, data

 

IOs, match output, chip enables (CE1, CE2, CE3), address

 

control inputs (ADSP, ADSC, ADV), and write control inputs

 

(BW1, BW2, BWE,

GW,

DE) are synchronous and are

 

controlled by a positive-edge-triggered clock (CLK).

 

 

Output Enable

 

 

 

(OE), Match Output Enable, and power down

 

control (ZZ) are asynchronous. Burst can be initiated with

 

either ADSP or ADSC inputs. Subsequent burst addresses are

 

generated internally and are controlled by ADV. The burst

 

sequence is either interleave order (PentiumTM or x86) or

 

linear order, and is controlled by LBO.

 

 

 

 

 

 

 

 

 

Rev: 1.00 9/2002

1/27

© 2002, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

Trademark Notice (if any) Trademark of Giga Semiconductor, Inc. (GSI Technology).

GS84118AT/B-166/150/130/100

Pin Configuration

NC

NC

NC

VDDQ

VSS

NC

NC

DQ9

DQ10

VSS

VDDQ

DQ11

DQ12

FT

VDD

NC

VSS

DQ13

DQ14

VDDQ

VSS

DQ15

DQ16

DQP2

NC

VSS

VDDQ

NC

NC

NC

 

A6

A7

CE1

CE2

NC

NC

BW2

BW1

CE3

V

V

CLK

GW

BWE

OE

ADSC

ADSP

ADV

A8

A9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DD

 

SS

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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93

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91

90

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88

 

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256K x 18

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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63

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

19

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

62

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

20

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

61

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

21

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

60

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

22

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

59

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

23

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

58

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

24

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

57

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

25

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

56

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

26

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

55

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

27

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

54

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

28

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

53

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

29

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

52

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

30

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

51

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

31

32

33

34

35

36

37

38

39

40

41

42

43

 

44

45

46

47

48

49

50

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

LBO A5

A4

A3

A2

A1

A0

TMS

TDI V

V

TDO TCK A15

A14

A13

A12

A11

A16

A17

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SS

 

DD

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A10

NC

NC

VDDQ

VSS

NC

DQP1

DQ8

DQ7

VSS

VDDQ

DQ6

DQ5

VSS

NC

VDD

ZZ

DQ4

DQ3

VDDQ

VSS

DQ2

DQ1

NC

NC

VSS

VDDQ MATCH

DE

MOE

Rev: 1.00 9/2002

2/27

© 2002, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GS84118AT/B-166/150/130/100

84118A PadOut

119-Bump BGA—Top View

 

1

2

3

 

4

 

 

 

 

 

 

5

 

6

 

7

 

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDDQ

A6

 

 

A7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

 

 

A9

VDDQ

 

ADSP

B

NC

E2

 

 

A4

 

 

 

 

 

 

 

 

 

 

 

 

A15

 

 

 

3

 

NC

ADSC

E

C

NC

A5

 

 

A3

 

VDD

A14

 

A16

NC

D

DQB1

NC

VSS

 

 

 

NC

VSS

DQP1

NC

E

NC

DQB2

VSS

 

 

 

 

 

 

1

 

 

 

VSS

 

NC

DQA8

 

 

 

 

E

F

VDDQ

NC

VSS

 

 

 

 

 

 

 

 

 

 

VSS

DQA7

VDDQ

 

 

 

 

 

G

G

NC

DQB3

 

 

 

B

 

 

 

 

 

 

 

NC

 

NC

DQA6

B

 

ADV

H

DQB4

NC

VSS

 

 

 

 

 

 

VSS

DQA5

NC

 

 

 

GW

J

VDDQ

VDD

 

NC

 

VDD

NC

 

VDD

VDDQ

K

NC

DQB5

VSS

 

 

 

CK

VSS

 

NC

DQA4

L

DQB6

NC

 

NC

 

 

 

NC

 

 

 

A

DQA3

NC

 

 

 

 

B

M

VDDQ

DQB7

VSS

 

 

 

 

 

VSS

MATCH

VDDQ

 

 

 

BW

N

DQB8

NC

VSS

 

 

 

 

A1

VSS

DQA2

 

 

 

 

 

 

 

DE

P

NC

DQP2

VSS

 

 

 

 

A0

VSS

 

 

 

DQA1

 

 

 

 

MOE

R

NC

A2

 

 

 

 

VDD

 

 

 

 

 

A13

NC

LBO

 

 

FT

 

T

NC

A10

 

A11

 

 

 

NC

A12

 

A17

 

ZZ

U

VDDQ

TMS

 

TDI

 

 

TCK

TDO

 

NC

VDDQ

Rev: 1.00 9/2002

3/27

© 2002, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GS84118AT/B-166/150/130/100

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Pin Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0–A17

 

 

 

Address Input Signals

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CLK

 

 

 

Clock Input Signal

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Byte Write Enable Signal—The byte write enable signal needs to be combined with one of the four

 

 

 

 

 

 

 

 

BWE

 

 

 

 

 

 

 

 

 

 

 

 

byte write signals for a write operation to occur.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Byte Write signal for data outputs 1 thru 8

 

 

 

 

 

 

 

 

BW1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Byte Write signal for data outputs 9 thru 16

 

 

 

 

 

 

 

 

BW2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Global Write Enable

 

 

 

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Chip Enables

 

 

 

 

CE1,CE2, CE3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output Enable

 

 

 

 

 

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Burst address advance

 

 

 

 

 

 

 

 

ADV

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Address status signals

 

 

 

 

 

ADSP,

ADSC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ1–DQ16

 

 

 

Data Input and Output pins

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQP1–DQP2

 

 

 

Parity Input and Output pins

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MATCH

 

 

 

Match Output

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Match Output Enable

 

 

 

 

 

 

 

 

MOE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Data Enable—Data input registers are updated only when

 

is active.

 

 

 

 

 

 

 

 

 

 

 

DE

 

 

DE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ZZ

 

 

 

Power down control—Application of ZZ will result in a low standby power consumption.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Flow Through or Pipeline mode

 

 

 

 

 

 

 

 

 

 

 

 

FT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Linear Order Burst mode

 

 

 

 

 

 

 

 

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TMS

 

 

 

Test Mode Select

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDI

 

 

 

Test Data In

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDO

 

 

 

Test Data Out

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TCK

 

 

 

Test Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDD

 

 

 

3.3 V power supply

 

 

 

 

 

 

 

 

 

VSS

 

 

 

Ground

 

 

 

 

 

 

 

VDDQ

 

 

 

2.5 V/3.3 V output power supply

 

 

 

 

 

 

 

 

 

 

 

NC

 

 

 

No Connect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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GSI GS84118AT-166I, GS84118AT-166, GS84118AT-150I, GS84118AT-150, GS84118AB-133 Datasheet

GS84118AT/B-166/150/130/100

Functional Block Diagram

A0–A17

18

REGISTER

 

 

 

 

 

 

D

Q

 

 

A0

 

 

 

 

 

A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D0

 

Q0

A1

 

 

 

 

 

A1

BINARY

 

 

 

 

 

18

 

 

 

 

 

D1

COUNTER Q1

 

 

 

 

 

 

Load

 

A

 

 

LBO

 

 

 

 

 

256K X 18

 

 

ADV

 

 

 

 

 

 

 

 

 

 

 

 

Memory

 

 

CLK

 

 

 

 

 

 

 

ADSC

 

 

 

 

 

Array

 

 

ADSP

 

 

 

 

 

Q

D

 

GW

 

 

 

 

 

 

 

 

BWE

 

 

 

Register

18

18

 

 

 

 

D

Q

 

 

 

 

 

 

 

 

BW1

 

 

 

 

 

2

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

D

Q

 

 

 

BW2

 

 

 

 

 

Register Q D

 

 

 

 

 

 

 

 

Register D Q

Register Q D

DE

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

D

Q

 

 

 

CE1

 

 

 

Register

 

 

 

CE2

 

 

 

D

Q

 

 

 

CE3

 

 

 

 

 

 

 

 

ZZ

 

 

Powerdown

Register

 

 

 

 

 

Control

D

Q

 

 

 

 

 

 

 

 

 

FT

 

 

 

 

 

 

 

 

OE

 

 

 

 

 

 

 

 

MOE

 

 

 

 

 

18

 

 

A, DQ,

54

 

 

 

 

 

 

Control

 

Boundary Scan

 

 

DQ1–DQ16

 

Match

 

 

 

Registers

 

 

 

 

 

 

 

 

DQP1–DQP2

 

 

 

 

 

Bypass Reg

 

 

 

 

TDI

 

 

 

 

TDO

 

 

 

 

ID Reg.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Instruction Reg.

 

 

 

 

 

TMS

 

TAP

 

 

 

 

 

TCK

 

 

Controller

 

 

 

 

 

 

 

 

 

 

 

 

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GS84118AT/B-166/150/130/100

Mode Pin Function

 

 

 

 

 

LBO

Function

 

 

 

 

 

 

 

L

Linear Burst

 

 

H or NC

Interleaved Burst

 

 

 

 

 

 

 

 

 

FT

Function

 

 

 

 

 

 

 

L

Flow Through

 

 

H or NC

Pipeline

 

 

 

 

Power Down Control

ZZ

Function

 

 

 

 

L or NC

Active

 

 

H

Standby, IDD = ISB

 

 

Note:

There are pull up devices on LBO and FT pins and pull down device on ZZ pin, so those input pins can be unconnected and the chip will operate in the default states as specified in the above tables.

Linear Burst Sequence

Interleaved Burst Sequence

 

A[1:0]

A[1:0]

A[1:0]

A[1:0]

 

 

 

 

 

 

 

 

 

 

1st address

00

01

10

11

 

 

 

 

 

2nd address

01

10

11

00

 

 

 

 

 

3rd address

10

11

00

01

 

 

 

 

 

4th address

11

00

01

10

 

 

 

 

 

 

A[1:0]

A[1:0]

A[1:0]

A[1:0]

 

 

 

 

 

 

 

 

 

 

1st address

00

01

10

11

 

 

 

 

 

2nd address

01

00

11

10

 

 

 

 

 

3rd address

10

11

00

01

 

 

 

 

 

4th address

11

10

01

00

 

 

 

 

 

Byte Write Function

 

 

 

 

 

 

 

 

 

 

 

 

 

Function

 

GW

 

 

BWE

 

BW1

BW2

 

 

 

 

 

 

 

 

 

 

Read

 

H

 

 

H

 

X

 

X

 

 

 

 

 

 

 

 

 

 

Read

 

H

 

 

L

 

H

 

H

 

 

 

 

 

 

 

 

 

 

Write all bytes

 

L

 

 

X

 

X

 

X

 

 

 

 

 

 

 

 

 

 

Write all bytes

 

H

 

 

L

 

L

 

L

 

 

 

 

 

 

 

 

 

 

Write byte 1

 

H

 

 

L

 

L

 

H

 

 

 

 

 

 

 

 

 

 

Write byte 2

 

H

 

 

L

 

H

 

L

 

 

 

 

 

 

 

 

 

 

 

 

 

Note: H = logic high, L = logic low, NC = no connect

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GS84118AT/B-166/150/130/100

Synchronous Truth Table

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Operation

Address Used

 

CE1

 

CE2

CE3

 

ADSP

 

 

ADSC

ADV

 

 

Write

 

 

OE

 

CLK

DQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect Cycle, Power Down

none

 

H

 

X

 

X

 

 

X

 

 

L

 

X

 

 

X

 

 

X

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect Cycle, Power Down

none

 

L

 

L

 

X

 

 

L

 

 

X

 

X

 

 

X

 

 

X

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect Cycle, Power Down

none

 

L

 

X

 

H

 

 

L

 

 

X

 

X

 

 

X

 

 

X

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect Cycle, Power Down

none

 

L

 

L

 

X

 

 

H

 

 

L

 

X

 

 

X

 

 

X

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect Cycle, Power Down

none

 

L

 

X

 

H

 

 

H

 

 

L

 

X

 

 

X

 

 

X

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

external

 

L

 

H

 

L

 

 

L

 

 

X

 

X

 

 

X

 

 

L

 

L-H

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

external

 

L

 

H

 

L

 

 

L

 

 

X

 

X

 

 

X

 

 

H

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

external

 

L

 

H

 

L

 

 

H

 

 

L

 

X

 

 

H

 

 

L

 

L-H

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Begin Burst

external

 

L

 

H

 

L

 

 

H

 

 

L

 

X

 

 

H

 

 

H

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Cycle, Begin Burst

external

 

L

 

H

 

L

 

 

H

 

 

L

 

X

 

 

L

 

 

X

 

L-H

D

 

Write

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

next

 

X

 

X

 

X

 

 

H

 

 

H

 

L

 

 

H

 

 

L

 

L-H

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

next

 

X

 

X

 

X

 

 

H

 

 

H

 

L

 

 

H

 

 

H

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

next

 

H

 

X

 

X

 

 

X

 

 

H

 

L

 

 

H

 

 

L

 

L-H

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Continue Burst

next

 

H

 

X

 

X

 

 

X

 

 

H

 

L

 

 

H

 

 

H

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Cycle, Continue Burst

next

 

X

 

X

 

X

 

 

H

 

 

H

 

L

 

 

L

 

 

X

 

L-H

D

 

Write

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Cycle, Continue Burst

next

 

H

 

X

 

X

 

 

X

 

 

H

 

L

 

 

L

 

 

X

 

L-H

D

 

Write

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

current

 

X

 

X

 

X

 

 

H

 

 

H

 

H

 

 

H

 

 

L

 

L-H

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

current

 

X

 

X

 

X

 

 

H

 

 

H

 

H

 

 

H

 

 

H

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

current

 

H

 

X

 

X

 

 

X

 

 

H

 

H

 

 

H

 

 

L

 

L-H

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read Cycle, Suspend Burst

current

 

H

 

X

 

X

 

 

X

 

 

H

 

H

 

 

H

 

 

H

 

L-H

High-Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Cycle, Suspend Burst

current

 

X

 

X

 

X

 

 

H

 

 

H

 

H

 

 

L

 

 

X

 

L-H

D

 

Write

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Cycle, Suspend Burst

current

 

H

 

X

 

X

 

 

X

 

 

H

 

H

 

 

L

 

 

X

 

L-H

D

 

Write

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes:

1.X means “don’t care,” H means “logic high,” L means “logic low.”

2.Write is the logic function of GW, BWE, BW1, BW2. See Byte Write Function table for detail.

3.All inputs, except OE, must meet setup and hold on rising edge of CLK.

4.Suspending busrt generates a wait cycle.

5.ADSP LOW along with SRAM being selected always initiates a Read cycle at the L-H edge of the clock (CLK).

6.A Write cycle can only be performed by setting Write low for the clock L-H edge of the subsequent wait cycle. Refer to page 12 for the Write timing diagram.

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Truth Table For Read/Write/Compare/Fill Write Operation

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CE

 

 

Write

DE

 

MOE

 

OE

 

Match

DQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read

 

L

 

 

H

 

X

 

 

X

 

 

L

 

Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write

 

L

 

 

L

 

L

 

 

X

 

 

H

 

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Compare

 

L

 

 

H

 

L

 

 

L

 

 

H

 

Data Out

D

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Fill Write

 

L

 

 

L

 

H

 

 

X

 

 

X

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Match Deselect

 

H

 

 

X

 

X

 

 

L

 

 

X

 

High

High Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Deselect

 

H

 

 

X

 

X

 

 

H

 

 

X

 

High Z

High Z

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes:

1.X means “don’t care,” H means “logic high,” L means “logic low.”

2.Write is the logic function of GW, BWE, BW1, BW2. See Byte Write Function table for detail.

3.CE is defined as CE1=L, CE2=H and CE3=L

4.All signals are synchronous and are sampled by CLK except OE and MOE. OE and MOE are asynchronous and drive the bus immediately.

Absolute Maximum Ratings (Voltage reference to VSS = 0 V)

Symbol

Description

Commerical

Unit

 

 

 

 

 

VDD

Supply Voltage

 

–0.5 to 4.6

V

VDDQ

Output Supply Voltage

–0.5 to VDD

V

VCLK

CLK Input Voltage

 

–0.5 to 6

V

Vin

Input Voltage

–0.5 to VDD + 0.5

V

(

4.6 V max. )

 

 

 

 

 

 

 

Vout

Output Voltage

–0.5 to VDD + 0.5

V

(

4.6 V max. )

 

 

 

 

 

 

 

 

Iout

Output Current per I/O

 

+/–20

mA

PD

Power Dissipation

 

1.5

W

TOPR

Operating Temperature

 

0 to 70

oC

TSTG

Storage Temperature

 

–55 to 125

oC

Note: Permanent damage to the device may occur if the Absolute Maximun Ratings are exceeded. Functional operation should be restricted to the recommended operation conditions. Exposure to higher than recommended voltages, for an extended period of time, could effect the performance and reliability of this component.

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Package Thermal Characteristics

Rating

Layer Board

Symbol

TQFP max

PBGA max

Unit

Notes

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Junction to Ambient (at 200 lfm)

single

RΘ JA

32

28

°C/W

1,2

Junction to Ambient (at 200 lfm)

four

RΘ JA

20

18

°C/W

1,2

Junction to Case (TOP)

RΘ JC

7

4

°C/W

3

Notes:

1.Junction temperature is a function of SRAM power dissapation, package thermal resistance, mounting board temperature, ambient. Temperature air flow, board density, and PCB thermal resistance.

2.SCMI G-38-87.

3.Average thermal resistance between die and top surface, MIL SPEC-883, Method 1012.1.

AC Test Conditions

 

 

 

 

 

 

 

 

 

 

 

Output load 1

 

 

 

 

 

 

 

 

 

(VDD = 3.135 V–3.6 V, TA = 0–70°C)

 

DQ

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Parameter

Conditions

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

30pF1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

50W

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input high level

VIH = 2.3 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input low level

VIL = 0.2 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VT = 1.25 V

 

 

 

 

 

 

 

 

 

 

 

 

 

FIG. 1

 

 

 

 

 

 

 

 

 

Input slew rate

TR = 1 V/ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Input reference level

1.25 V

 

 

 

 

 

 

 

 

 

 

Output load 2

 

 

 

 

 

 

 

 

 

Output reference level

1.25 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2.5 V

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Output load

Fig. 1& 2

 

 

 

 

 

 

DQ

 

 

 

 

225W

 

 

 

 

 

 

 

 

 

 

 

 

Notes:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

5pF1

 

 

 

 

225W

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1. Include scope and jig capacitance.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

2. Test conditions as specified with output loading as shown in Fig. 1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FIG. 2

 

 

 

 

 

 

 

 

 

unless otherwise noted.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3.Output load 2 for tLZ, tHZ, tOLZ and tOHZ.

4.Device is deselected as defined by the Truth Table.

Rev: 1.00 9/2002

9/27

© 2002, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

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