GSI GS816272C-133, GS816236B-250I, GS816236B-250, GS816236B-225I, GS816236B-225 Datasheet

...
0 (0)

GS816218(B/D)/GS816236(B/D)/GS816272(C)

119-, 165- & 209-Pin BGA 1M x 18, 512K x 36, 256K x 72

Commercial Temp

Industrial Temp 18Mb S/DCD Sync Burst SRAMs

250 MHz–133MHz

2.5V or 3.3 V VDD

2.5V or 3.3 V I/O

Features

FT pin for user-configurable flow through or pipeline operation

Single/Dual Cycle Deselect selectable

IEEE 1149.1 JTAG-compatible Boundary Scan

ZQ mode pin for user-selectable high/low output drive

2.5 V or 3.3 V +10%/–10% core power supply

LBO pin for Linear or Interleaved Burst mode

Internal input resistors on mode pins allow floating mode pins

Default to SCD x18/x36 Interleaved Pipeline mode

Byte Write (BW) and/or Global Write (GW) operation

Internal self-timed write cycle

Automatic power-down for portable applications

JEDEC-standard 119-, 165-, and 209-bump BGA package

 

 

-250

-225

-200 -166 -150 -133 Unit

Pipeline

tKQ

2.5

2.7

3.0

3.4

3.8

4.0

ns

3-1-1-1

tCycle

4.0

4.4

5.0

6.0

6.7

7.5

ns

 

 

 

 

 

 

 

 

 

3.3 V

Curr (x18)

280

255

230

200

185

165

mA

Curr (x36)

330

300

270

230

215

190

mA

 

Curr (x72)

n/a

n/a

350

300

270

245

mA

 

 

 

 

 

 

 

 

 

2.5 V

Curr (x18)

275

250

230

195

180

165

mA

Curr (x36)

320

295

265

225

210

185

mA

 

Curr (x72)

n/a

n/a

335

290

260

235

mA

 

 

 

 

 

 

 

 

 

Flow

tKQ

5.5

6.0

6.5

7.0

7.5

8.5

ns

Through

2-1-1-1

tCycle

5.5

6.0

6.5

7.0

7.5

8.5

ns

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

3.3 V

Curr (x18)

175

165

160

150

145

135

mA

Curr (x36)

200

190

180

170

165

150

mA

 

Curr (x72)

n/a

n/a

225

115

210

185

mA

 

 

 

 

 

 

 

 

 

2.5 V

Curr (x18)

175

165

160

150

145

135

mA

Curr (x36)

200

190

180

170

165

150

mA

 

Curr (x72)

n/a

n/a

225

115

210

185

mA

Functional Description

Applications

The GS816218(B/D)/GS816236(B/D)/GS816272(C) is an 18,874,368-bit high performance synchronous SRAM with a 2-bit burst address counter. Although of a type originally developed for Level 2 Cache applications supporting high performance CPUs, the device now finds application in synchronous SRAM applications, ranging from DSP main store to networking chip set support.

Controls

Addresses, data I/Os, chip enable (E1), address burst control inputs (ADSP, ADSC, ADV), and write control inputs (Bx, BW, GW) are synchronous and are controlled by a positive-edge- triggered clock input (CK). Output enable (G) and power down control (ZZ) are asynchronous inputs. Burst cycles can be initiated with either ADSP or ADSC inputs. In Burst mode, subsequent

burst addresses are generated internally and are controlled by ADV. The burst address counter may be configured to count in either linear or interleave order with the Linear Burst Order (LBO) input. The Burst function need not be used. New addresses can be loaded on every cycle with no degradation of chip performance.

Flow Through/Pipeline Reads

The function of the Data Output register can be controlled by the user via the FT mode . Holding the FT mode pin low places the RAM in Flow Through mode, causing output data to bypass the Data Output Register. Holding FT high places the RAM in Pipeline mode, activating the rising-edge-triggered Data Output Register.

SCD and DCD Pipelined Reads

The GS816218(B/D)/GS816236(B/D)/GS816272(C) is a SCD (Single Cycle Deselect) and DCD (Dual Cycle Deselect) pipelined synchronous SRAM. DCD SRAMs pipeline disable commands to the same degree as read commands. SCD SRAMs pipeline deselect commands one stage less than read commands. SCD RAMs begin turning off their outputs immediately after the deselect command has been captured in the input registers. DCD RAMs hold the deselect command for one full cycle and then begin turning off their outputs just after the second rising edge of clock. The user may configure this SRAM for either mode of operation using the SCD mode input.

Byte Write and Global Write

Byte write operation is performed by using Byte Write enable (BW) input combined with one or more individual byte write signals (Bx). In addition, Global Write (GW) is available for writing all bytes at one time, regardless of the Byte Write control inputs.

FLXDrive™

The ZQ pin allows selection between high drive strength (ZQ low) for multi-drop bus applications and normal drive strength (ZQ floating or high) point-to-point applications. See the Output Driver Characteristics chart for details.

Sleep Mode

Low power (Sleep mode) is attained through the assertion (High) of the ZZ signal, or by stopping the clock (CK). Memory data is retained during Sleep mode.

Core and Interface Voltages

The GS816218(B/D)/GS816236(B/D)/GS816272(C) operates on a 2.5 V or 3.3 V power supply. All input are 3.3 V and 2.5 V compatible. Separate output power (VDDQ) pins are used to

decouple output noise from the internal circuits and are 3.3 V and 2.5 V compatible.

Rev: 2.16a 12/2002

1/38

© 1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

ByteSafe is a Trademark of Giga Semiconductor, Inc. (GSI Technology).

GS816218(B/D)/GS816236(B/D)/GS816272(C)

GS816272 Pad Out

209 Bump BGA—Top View

Package C

 

1

2

3

4

5

6

 

 

 

 

7

 

 

8

9

10

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

DQG5

DQG1

A15

 

 

E2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A17

DQB1

DQB5

ADSP

ADSC

ADV

E3

B

DQG6

DQG2

 

 

 

 

 

 

 

NC

 

 

 

 

 

 

 

 

 

 

 

 

A16

 

 

 

 

 

 

 

 

DQB2

DQB6

 

BC

BG

 

BW

 

BB

BF

C

DQG7

DQG3

 

 

 

 

 

 

 

NC

 

 

 

 

 

 

 

 

 

 

 

 

NC

 

 

 

 

 

 

DQB3

DQB7

 

BH

 

BD

 

 

 

E1

 

 

BE

BA

D

DQG8

DQG4

VSS

 

NC

NC

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

VSS

DQB4

DQB8

 

 

 

 

 

 

G

 

GW

E

DQG9

DQC9

VDDQ

VDDQ

VDD

 

VDD

VDD

VDDQ

VDDQ

DQF9

DQB9

F

DQC4

DQC8

VSS

VSS

VSS

 

 

 

ZQ

 

VSS

VSS

VSS

DQF8

DQF4

G

DQC3

DQC7

VDDQ

VDDQ

VDD

 

MCH

VDD

VDDQ

VDDQ

DQF7

DQF3

H

DQC2

DQC6

VSS

VSS

VSS

 

MCL

 

VSS

VSS

VSS

DQF6

DQF2

J

DQC1

DQC5

VDDQ

VDDQ

VDD

 

MCL

VDD

VDDQ

VDDQ

DQF5

DQF1

K

NC

NC

 

CK

 

NC

VSS

 

MCL

 

VSS

NC

NC

NC

NC

L

DQH1

DQH5

VDDQ

VDDQ

VDD

 

 

 

 

 

 

 

VDD

VDDQ

VDDQ

DQA5

DQA1

 

 

 

 

FT

M

DQH2

DQH6

VSS

VSS

VSS

 

MCL

 

VSS

VSS

VSS

DQA6

DQA2

N

DQH3

DQH7

VDDQ

VDDQ

VDD

 

SCD

VDD

VDDQ

VDDQ

DQA7

DQA3

P

DQH4

DQH8

VSS

VSS

VSS

 

 

 

 

ZZ

 

VSS

VSS

VSS

DQA8

DQA4

R

DQD9

DQH9

VDDQ

VDDQ

VDD

 

VDD

VDD

VDDQ

VDDQ

DQA9

DQE9

T

DQD8

DQD4

VSS

 

NC

NC

 

 

 

 

 

 

NC

NC

VSS

DQE4

DQE8

 

 

 

LBO

 

 

U

DQD7

DQD3

NC

A14

A13

 

 

A12

 

 

A11

A10

NC

DQE3

DQE7

V

DQD6

DQD2

 

A9

 

 

A8

A7

 

 

 

 

A1

 

 

A6

 

 

A5

 

 

A4

DQE2

DQE6

W

DQD5

DQD1

TMS

TDI

A3

 

 

 

 

A0

 

 

A2

TDO

TCK

DQE1

DQE5

Rev 10

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11 x 19 Bump BGA—14 x 22 mm2 Body—1 mm Bump Pitch

 

 

 

 

 

 

 

Rev: 2.16a 12/2002

2/38

© 1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GS816218(B/D)/GS816236(B/D)/GS816272(C)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GS816272 BGA Pin Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

 

 

Type

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0, A1

 

 

 

 

I

 

Address field LSBs and Address Counter Preset Inputs.

 

 

 

 

 

 

 

 

 

 

 

An

 

 

 

 

I

 

 

Address Inputs

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQA1–DQA9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQB1–DQB9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQC1–DQC9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQD1–DQD9

 

 

 

 

I/O

 

 

Data Input and Output pins

 

 

 

 

 

 

 

 

DQE1–DQE9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQF1–DQF9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQG1–DQG9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQH1–DQH9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Byte Write Enable for DQA, DQB, DQC, DQD, DQE,

 

 

 

BA, BB, BC,BD, BE, BF, BG,BH

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQF, DQG, DQH I/Os; active low

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

 

 

 

 

 

 

No Connect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CK

 

 

 

 

I

 

 

Clock Input Signal; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Global Write Enable—Writes all bytes; active low

 

 

 

 

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1,

 

 

 

 

 

 

3

 

 

 

 

 

I

 

 

Chip Enable; active low

 

 

 

 

 

 

 

 

 

 

E

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

E2

 

 

 

 

I

 

 

Chip Enable; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Output Enable; active low

 

 

 

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Burst address counter advance enable; active low

 

 

 

 

 

 

 

 

 

 

 

ADV

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

Address Strobe (Processor, Cache Controller); active low

 

 

 

 

 

 

 

ADSP,

ADSC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ZZ

 

 

 

 

I

 

 

Sleep Mode control; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Flow Through or Pipeline mode; active low

 

 

 

 

 

 

 

 

 

 

 

FT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Linear Burst Order mode; active low

 

 

 

 

 

 

 

 

 

 

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SCD

 

 

 

 

I

 

Single Cycle Deselect/Dual Cycle Deselect Mode Control

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MCH

 

 

 

 

I

 

 

Must Connect High

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MCL

 

 

 

 

 

 

 

Must Connect Low

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

Byte Enable; active low

 

 

 

 

 

 

 

 

 

 

 

BW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ZQ

 

 

 

 

I

 

 

FLXDrive Output Impedance Control

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

(Low = Low Impedance [High Drive], High = High Impedance [Low Drive])

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TMS

 

 

 

 

I

 

 

Scan Test Mode Select

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDI

 

 

 

 

I

 

 

Scan Test Data In

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDO

 

 

 

 

O

 

 

Scan Test Data Out

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TCK

 

 

 

 

I

 

 

Scan Test Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDD

 

 

 

 

I

 

 

Core power supply

 

 

 

 

 

 

 

 

 

 

 

VSS

 

 

 

 

I

 

 

I/O and Core Ground

 

 

 

 

 

 

 

 

 

 

VDDQ

 

 

 

 

I

 

 

Output driver power supply

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Rev: 2.16a 12/2002

 

 

 

 

 

 

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© 1999, Giga Semiconductor, Inc.

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

165 Bump BGA—x18 Commom I/O—Top View (Package D)

 

1

 

 

2

3

 

4

 

5

 

6

 

7

 

 

 

8

 

9

 

 

10

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

NC

A6

 

 

 

 

 

 

NC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

A19

A

 

E1

BB

E3

BW

ADSC

ADV

B

 

NC

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A7

 

E2

NC

 

 

 

CK

 

 

 

 

 

 

 

 

 

 

 

A9

NC

B

 

 

BA

GW

G

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

 

NC

NC

VDDQ

VSS

VSS

VSS

 

VSS

VSS

 

 

VDDQ

NC

DQA

C

D

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

D

E

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

E

F

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

F

G

 

NC

DQB

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

NC

DQA

G

H

 

 

 

 

 

MCL

NC

VDD

VSS

VSS

 

VSS

 

VDD

 

 

 

NC

ZQ

ZZ

H

 

 

FT

 

 

 

 

J

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

J

K

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

K

L

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

L

M

DQB

NC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

DQA

NC

M

 

 

 

 

SCD

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

N

DQB

VDDQ

VSS

NC

A18

 

 

NC

 

VSS

 

 

VDDQ

NC

NC

N

P

 

NC

NC

 

A5

 

A4

TDI

 

A1

TDO

 

A11

 

 

 

A12

A14

A17

P

R

 

 

 

NC

 

A3

 

A2

TMS

 

A0

TCK

 

A10

 

 

 

A13

A15

A16

R

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch

 

 

 

Rev: 2.16a 12/2002

4/38

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

165 Bump BGA—x36 Common I/O—Top View (Package D)

 

1

 

 

2

3

 

4

 

5

 

6

 

7

 

 

 

8

 

9

 

10

11

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A

 

NC

A6

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

NC

A

 

E1

BC

BB

E3

BW

ADSC

ADV

B

 

NC

A7

 

E2

 

 

 

 

 

 

CK

 

 

 

 

 

 

 

 

 

 

 

A9

NC

B

 

 

BD

 

BA

GW

G

ADSP

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

C

DQC

NC

VDDQ

VSS

VSS

VSS

 

VSS

VSS

 

 

VDDQ

 

NC

DQB

C

D

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

D

E

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

E

F

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

F

G

DQC

DQC

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQB

DQB

G

H

 

 

 

 

 

MCL

NC

VDD

VSS

VSS

 

VSS

 

VDD

 

 

 

NC

 

ZQ

ZZ

H

 

 

FT

 

 

 

 

 

J

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

J

K

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

K

L

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

L

M

DQD

DQD

VDDQ

VDD

VSS

VSS

 

VSS

 

VDD

 

 

VDDQ

 

DQA

DQA

M

N

DQD

SCD

VDDQ

VSS

NC

A18

 

 

NC

 

VSS

 

 

VDDQ

 

NC

DQA

N

P

 

NC

NC

 

A5

 

A4

TDI

 

A1

TDO

 

A11

 

 

 

A12

 

A14

A17

P

R

 

 

 

NC

 

A3

 

A2

TMS

 

A0

TCK

 

A10

 

 

 

A13

 

A15

A16

R

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

11 x 15 Bump BGA—13mm x 15 mm Body—1.0 mm Bump Pitch

 

 

 

 

Rev: 2.16a 12/2002

5/38

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

GS816236 Pad Out

119-Bump BGA—Top View

Package B

 

1

2

3

 

4

 

 

 

 

 

 

5

 

6

7

 

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDDQ

A6

 

A7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

A9

VDDQ

ADSP

B

NC

A18

 

A4

 

 

 

 

 

 

 

 

 

 

 

A15

A17

NC

ADSC

C

NC

A5

 

A3

 

VDD

A14

A16

NC

D

DQC4

DQC9

VSS

 

 

ZQ

VSS

DQB9

DQB4

E

DQC3

DQC8

VSS

 

 

 

 

 

1

 

 

 

VSS

DQB8

DQB3

 

 

 

E

F

VDDQ

DQC7

VSS

 

 

 

 

 

 

 

 

 

VSS

DQB7

VDDQ

 

 

 

 

G

G

DQC2

DQC6

 

 

C

 

 

 

 

 

 

 

 

 

B

DQB6

DQB2

 

B

ADV

B

H

DQC1

DQC5

VSS

 

 

 

 

 

VSS

DQB5

DQB1

 

 

GW

J

VDDQ

VDD

NC

 

VDD

NC

VDD

VDDQ

K

DQD1

DQD5

VSS

 

 

CK

VSS

DQA5

DQA1

L

DQD2

DQD6

 

 

D

SCD

 

 

 

A

DQA6

DQA2

 

B

 

B

M

VDDQ

DQD7

VSS

 

 

 

 

VSS

DQA7

VDDQ

 

 

BW

N

DQD3

DQD8

VSS

 

 

 

A1

VSS

DQA8

DQA3

P

DQD4

DQD9

VSS

 

 

 

A0

VSS

DQA9

DQA4

R

NC

A2

 

 

 

VDD

 

 

 

 

A13

 

 

 

LBO

 

 

FT

PE

T

NC

NC

A10

 

 

A11

A12

NC

 

ZZ

U

VDDQ

TMS

TDI

 

TCK

TDO

NC

VDDQ

Rev: 2.16a 12/2002

6/38

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

GS816218 Pad Out

119-Bump BGA—Top View

Package B

 

1

2

3

 

4

 

 

 

 

 

 

5

 

6

7

 

 

A

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VDDQ

A6

 

 

A7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A8

A9

VDDQ

 

ADSP

B

NC

A18

 

 

A4

 

 

 

 

 

 

 

 

 

 

 

A15

A17

NC

 

ADSC

C

NC

A5

 

 

A3

 

VDD

A14

A16

NC

 

D

DQB1

NC

 

VSS

 

 

ZQ

VSS

DQA9

NC

 

E

NC

DQB2

 

VSS

 

 

 

 

 

1

 

 

 

VSS

NC

DQA8

 

 

 

 

E

F

VDDQ

NC

 

VSS

 

 

 

 

 

 

 

 

 

VSS

DQA7

VDDQ

 

 

 

 

 

G

G

NC

DQB3

 

 

 

B

 

 

 

 

 

 

NC

NC

DQA6

 

 

 

B

ADV

H

DQB4

NC

 

VSS

 

 

 

 

 

VSS

DQA5

NC

 

 

 

GW

J

VDDQ

VDD

 

NC

 

VDD

NC

VDD

VDDQ

 

K

NC

DQB5

 

VSS

 

 

CK

VSS

NC

DQA4

 

L

DQB6

NC

 

NC

SCD

 

 

 

A

DQA3

NC

 

 

B

M

VDDQ

DQB7

 

VSS

 

 

 

 

VSS

NC

VDDQ

 

 

 

BW

N

DQB8

NC

 

VSS

 

 

 

A1

VSS

DQA2

NC

 

P

NC

DQB9

 

VSS

 

 

 

A0

VSS

NC

DQA1

 

R

NC

A2

 

 

 

 

VDD

 

 

 

 

A13

 

 

 

 

 

LBO

 

 

FT

PE

T

NC

A10

 

A11

 

 

NC

A12

A19

 

ZZ

 

U

VDDQ

TMS

 

TDI

 

TCK

TDO

NC

VDDQ

 

BPR1999.05.18

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Rev: 2.16a 12/2002

 

 

7/38

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GS816218/36 BGA Pin Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Symbol

Type

 

 

 

Description

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0, A1

 

 

 

I

 

 

 

Address field LSBs and Address Counter Preset Inputs

 

 

 

 

 

 

 

 

 

An

 

 

 

I

 

 

 

Address Inputs

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQA1–DQA9

 

 

 

 

 

 

 

 

 

 

 

 

DQB1–DQB9

 

I/O

 

 

 

Data Input and Output pins

 

 

 

 

DQC1–DQC9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQD1–DQD9

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A,

 

 

 

B,

 

 

C,

 

D

 

 

 

I

 

 

 

Byte Write Enable for DQA, DQB, DQC, DQD I/Os; active low

 

 

 

B

B

B

B

 

 

 

 

 

 

 

 

 

 

 

 

 

NC

 

 

 

 

No Connect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

CK

 

 

 

I

 

 

 

Clock Input Signal; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Byte Write—Writes all enabled bytes; active low

 

 

 

 

 

 

 

 

BW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Global Write Enable—Writes all bytes; active low

 

 

 

 

 

 

 

 

GW

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

 

 

 

 

 

 

I

 

 

 

Chip Enable; active low

 

 

 

 

 

 

 

 

 

 

E

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Output Enable; active low

 

 

 

 

 

 

 

 

 

 

 

G

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Burst address counter advance enable; active low

 

 

 

 

 

 

 

ADV

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Address Strobe (Processor, Cache Controller); active low

 

 

 

 

ADSP,

ADSC

 

 

 

 

 

 

 

 

 

 

 

 

 

ZZ

 

 

 

I

 

 

 

Sleep mode control; active high

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Flow Through or Pipeline mode; active low

 

 

 

 

 

 

 

 

 

 

FT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Linear Burst Order mode; active low

 

 

 

 

 

 

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

ZQ

 

 

 

I

 

 

 

FLXDrive Output Impedance Control (Low = Low Impedance [High Drive], High = High Impedance [Low

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Drive])

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SCD

 

 

 

I

 

 

 

Single Cycle Deselect/Dual Cyle Deselect Mode Control

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TMS

 

 

 

I

 

 

 

Scan Test Mode Select

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDI

 

 

 

I

 

 

 

Scan Test Data In

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TDO

 

 

O

 

 

 

Scan Test Data Out

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

TCK

 

 

 

I

 

 

 

Scan Test Clock

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

I

 

 

 

Parity Bit Enable; active low

 

 

 

 

 

 

 

 

 

PE

 

 

 

 

 

 

 

 

 

 

 

VDD

 

 

 

I

 

 

 

Core power supply

 

 

 

 

 

 

 

VSS

 

 

 

I

 

 

 

I/O and Core Ground

 

 

 

 

 

 

VDDQ

 

 

 

I

 

 

 

Output driver power supply

 

Rev: 2.16a 12/2002

8/38

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

GS816218/36 (PE = 0) Block Diagram

A0–An

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D Q

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D0

 

Q0

 

 

 

A1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

A1

 

 

 

 

D1

 

Q1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Counter

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Load

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

LBO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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Note: Only x36 version shown for simplicity.

A

Memory

Array

Q

D

36

36

4

 

4

Register Q D

Register D Q

Register D Q

 

36

 

36

 

 

36

4

32

36

Parity

Encode

4

Parity

Compare

36

DQx1–DQx9

NC

NC

Rev: 2.16a 12/2002

9/38

© 1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

GSI GS816272C-133, GS816236B-250I, GS816236B-250, GS816236B-225I, GS816236B-225 Datasheet

GS816218(B/D)/GS816236(B/D)/GS816272(C)

GS816218/36 (PE = 1) x32 Mode Block Diagram

A0–An

Register

 

 

D

Q

 

A0

 

 

A0

 

 

 

 

 

 

 

D0

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A1

 

 

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Register

D Q

Register

E1 D Q

Register

D Q

FT

G

ZZ

 

Power Down

SCD

 

Control

 

 

 

 

 

 

 

 

Note: Only x36 version shown for simplicity.

A

Memory

Array

Q

D

36

36

4

Parity

Encode

32

4

Register Q D

Register D Q

 

32

 

36

Register 36

D Q

 

 

 

 

 

 

 

 

 

 

 

4

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32

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Register

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D Q

 

 

 

 

 

 

Parity

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Encode

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Parity

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Compare

 

 

 

 

32

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQx1–DQx8

 

 

 

 

 

 

 

 

 

NC

NC

Rev: 2.16a 12/2002

10/38

© 1999, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

GS816218(B/D)/GS816236(B/D)/GS816272(C)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Mode Pin Functions

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Mode Name

 

Pin

State

Function

 

 

Name

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

L

Linear Burst

 

 

Burst Order Control

LBO

 

H

Interleaved Burst

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

L

Flow Through

 

 

Output Register Control

 

FT

 

 

 

 

 

 

 

H or NC

Pipeline

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Power Down Control

 

ZZ

L or NC

Active

 

 

 

 

 

 

 

 

H

Standby, IDD = ISB

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Single/Dual Cycle Deselect Control

SCD

L

Dual Cycle Deselect

 

 

 

 

 

 

H or NC

Single Cycle Deselect

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

FLXDrive Output Impedance Control

 

ZQ

L

High Drive (Low Impedance)

 

 

 

 

 

 

 

 

H or NC

Low Drive (High Impedance)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Note:

There are pull-up devices on the ZQ, SCD, and FT pins and a pull-down device on the ZZ pin, so those input pins can be unconnected and the chip will operate in the default states as specified in the above tables.

Enable / Disable Parity I/O Pins

This SRAM allows the user to configure the device to operate in Parity I/O active (x18, x36, or x72) or in Parity I/O inactive (x16, x32, or x64) mode. Holding the PE bump low or letting it float will activate the 9th I/O on each byte of the RAM. Grounding PE deactivates the 9th I/O of each byte.

Burst Counter Sequences

Linear Burst Sequence

 

A[1:0]

A[1:0]

A[1:0]

A[1:0]

 

 

 

 

 

 

 

 

 

 

1st address

00

01

10

11

 

 

 

 

 

2nd address

01

10

11

00

 

 

 

 

 

3rd address

10

11

00

01

 

 

 

 

 

4th address

11

00

01

10

 

 

 

 

 

Note: The burst counter wraps to initial state on the 5th clock.

Interleaved Burst Sequence

 

A[1:0]

A[1:0]

A[1:0]

A[1:0]

 

 

 

 

 

 

 

 

 

 

1st address

00

01

10

11

 

 

 

 

 

2nd address

01

00

11

10

 

 

 

 

 

3rd address

10

11

00

01

 

 

 

 

 

4th address

11

10

01

00

 

 

 

 

 

Note: The burst counter wraps to initial state on the 5th clock.

BPR 1999.05.18

Rev: 2.16a 12/2002

11/38

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GS816218(B/D)/GS816236(B/D)/GS816272(C)

Byte Write Truth Table

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Function

 

GW

 

 

BW

 

BA

 

BB

 

BC

 

BD

Notes

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read

 

H

 

 

H

 

X

 

X

 

X

 

X

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Read

 

H

 

 

L

 

H

 

H

 

H

 

H

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte a

 

H

 

 

L

 

L

 

H

 

H

 

H

2, 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte b

 

H

 

 

L

 

H

 

L

 

H

 

H

2, 3

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte c

 

H

 

 

L

 

H

 

H

 

L

 

H

2, 3, 4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write byte d

 

H

 

 

L

 

H

 

H

 

H

 

L

2, 3, 4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write all bytes

 

H

 

 

L

 

L

 

L

 

L

 

L

2, 3, 4

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Write all bytes

 

L

 

 

X

 

X

 

X

 

X

 

X

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Notes:

1.All byte outputs are active in read cycles regardless of the state of Byte Write Enable inputs.

2.Byte Write Enable inputs BA, BB, BC, and/or BD may be used in any combination with BW to write single or multiple bytes.

3.All byte I/Os remain High-Z during all write operations regardless of the state of Byte Write Enable inputs.

4.Bytes “C” and “D” are only available on the x36 version.

Rev: 2.16a 12/2002

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